本发明涉及集成电路领域，特别涉及一种提高维持电压的带假栅静电释放器件及其制作方法。
背景技术：
在之前的数十年间，电子技术迅速有序的发展，电子产品遍布人们日常生活的方方面面，集成电路的应用越来越广泛，电子产品的存在大大地提高了人们的生活质量和水平，而且集成电路发展仍然遵循摩尔定律所引导的方向，器件的规模更大、集成度更高和尺寸更小等等。
静电释放(esd)是集成电路中导致电路失效的一个重要的原因，随着半导体工艺水平的发展，esd保护的重要性日益凸显，根据有关数据的统计，在微电子领域内，因为esd现象引起的集成电路失效现象约有58%，这充分证明了esd保护在微电子领域的重要地位，当集成电路有一个良好的esd保护时，可以提高电子产品的可靠性。在高压应用、射频应用以及纳米应用中，各种因素给esd保护设计带来了很大的困难，克服这些不利因素，设计出符合要求的esd保护器件，是每个集成电路设计者的目标。
传统ldmos结构器件全名为横向双扩散金属氧化物半导体场效应管，主要应用于高压工艺的esd保护器件结构，ldmos结构具有强大的抗esd能力，是高压领域内应用很广的esd保护器件，各式各样经过优化改造的ldmos静电保护器件被应用于各种高压环境中。但是，因为ldmos结构的kirk效应，将会造成其维持电压低下，存在很严重的叉指导通不均匀的问题，即只有部分叉指开启泄放静电电流，其余叉指不处于工作状态，严重影响ldmos结构的整体esd鲁棒性，而且容易产生闩锁问题，使得器件无法关闭，直至烧毁。所以在对ldmos结构进行设计时，应该需要设法提高ldmos的维持电压。
传统ldmos结构的esd保护器件剖面图及等效电路如图1所示。ldmos结构反向工作时为正偏二极管特性，所以泄放esd电流能力十分强大，ldmos结构正向工作时，当阳极和阴极之间的电压差到达ldmos结构的阈值电压时，hvnw和p-body之间发生雪崩击穿现象，雪崩倍增的大量载流子经过p-body的寄生电阻rp产生压降，当压降到达寄生npn三极管结构的be结开启电压时，npn结构将会开启，泄放esd电流，这时ldmos结构的电压将会回滞到维持电压，工作在低阻区域。当电流最后增加到导致ldmos结构发生热失效时，就会发生二次击穿现象，这时ldmos结构的静电保护器件就彻底失效了。
技术实现要素：
为了解决上述技术问题，本发明提供一种结构简单、能够提高维持电压的带假栅静电释放器件。并提供其制作方法。
本发明解决上述问题的技术方案是：一种提高维持电压的带假栅静电释放器件，包括衬底、hvnw区、p-body区、ndd区、第一p+注入区、第一n+注入区、第二n+注入区、第三n+注入区、第一多晶硅栅、第二多晶硅假栅，所述衬底中设有hvnw区，hvnw区内从左至右依次设有p-body区和ndd区，所述p-body区内从左至右依次设有第一p+注入区、第一n+注入区，所述第一多晶硅栅横跨在hvnw区和p-body区之间，所述ndd区内从左至右依次设有第二n+注入区、第二多晶硅假栅、第三n+注入区；所述第二多晶硅假栅构成多晶硅假栅结构，以提高器件的维持电压。
上述提高维持电压的带假栅静电释放器件，所述p-body区的左侧与hvnw区的左侧边缘相连接，第一p+注入区的左侧与p-body区的左侧边缘相连接，第一p+注入区的右侧与第一n+注入区的左侧相连接，第一n+注入区的右侧与第一多晶硅栅的左侧相连接；所述第一多晶硅栅的右侧与ndd区的左侧相连接，ndd区的右侧与hvnw区的右侧边缘相连接，所述第二n+注入区的左侧与ndd区的左侧边缘相连接，第二n+注入区的右侧与第二多晶硅假栅的左侧相连接，第二多晶硅假栅的右侧与第三n+注入区的左侧相连接，第三n+注入区的右侧与ndd区的右侧边缘相连接。
上述提高维持电压的带假栅静电释放器件，所述第一p+注入区、第一n+注入区、第一多晶硅栅连接在一起并作为器件的阴极；所述第三n+注入区作为器件的阳极。
上述提高维持电压的带假栅静电释放器件，所述第一p+注入区左半部分位于p-body区的表面，第一p+注入区右半部分完全位于p-body区中；所述第一n+注入区完全位于p-body区中；所述第二n+注入区左半部分位于ndd区的表面，第二n+注入区右半部分完全位于ndd区中；所述第三n+注入区左半部分完全位于ndd区中，第三n+注入区右半部分位于ndd区的表面。
上述提高维持电压的带假栅静电释放器件，当esd高压脉冲应力来到器件阳极，器件阴极接地电位时，所述第一n+注入区、p-body区和hvnw区构成一纵向npn三极管结构，纵向npn三极管结构的基极与p-body区的寄生电阻相连，即所述纵向npn三极管结构形成了一个bjt晶体管结构，也就是ldmos结构。
上述提高维持电压的带假栅静电释放器件，所述第二多晶硅假栅构成多晶硅假栅结构，当esd高压脉冲应力来到器件阳极，所述阴极接地电位时，所述hvnw区和p-body区发生雪崩击穿，由于多晶硅假栅结构的存在，器件的静电放电远离器件阳极的沟道区域的表面，器件的泄放静电电流路径变长，以提高器件的维持电压。
一种提高维持电压的带假栅静电释放器件的制作方法，包括以下步骤：
步骤一：在衬底中形成hvnw区；
步骤二：在hvnw区左半部分形成p-body区，在hvnw区右半部分形成ndd区；
步骤三：对hvnw区、p-body区、ndd区进行退火处理，消除杂质的扩散；
步骤四：在p-body区和hvnw区交界处淀积第一多晶硅栅，在ndd区上淀积第二多晶硅假栅；
步骤五：在p-body区中形成第一p+注入区、第一n+注入区，在ndd区中形成第二n+注入区、第三n+注入区，且第一p+注入区、第一n+注入区、第一多晶硅栅、第二n+注入区、第二多晶硅假栅、第三n+注入区从左到右依次排列；
步骤六：对第一p+注入区、第一n+注入区、第二n+注入区、第三n+注入区进行退火处理，消除杂质在注入区的迁移；
步骤七：将第一p+注入区、第一n+注入区、第一多晶硅栅连接在一起并作为器件的阴极；将第三n+注入区作为器件的阳极。
上述提高维持电压的双栅栅控静电释放器件的制作方法，所述步骤一之前还包括步骤a：在衬底上形成一层二氧化硅薄膜，然后淀积一层氮化硅；将光刻胶层涂在晶圆上，光刻胶曝光和显影，形成隔离浅槽；对氮化硅、二氧化硅和隔离浅槽刻蚀，去除光刻胶层，淀积一层二氧化硅，然后化学机抛光，直到氮化硅层为止，除去氮化硅层。
上述提高维持电压的带假栅静电释放器件的制作方法，所述第一p+注入区左半部分位于p-body区的表面，第一p+注入区右半部分完全位于p-body区中；所述第一n+注入区完全位于p-body区中；所述第二n+注入区左半部分位于ndd区的表面，第二n+注入区右半部分完全位于ndd区中；所述第三n+注入区左半部分完全位于ndd区中，第三n+注入区右半部分位于ndd区的表面。
上述提高维持电压的带假栅静电释放器件的制作方法，所述步骤三中，采用rtp工艺来消除杂质的扩散；所述步骤六中，采用rtp工艺来消除杂质在注入区的迁移。
本发明的有益效果在于：
1、本发明的带假栅静电释放器件采用多晶硅假栅结构，能够使得ldmos器件的静电放电远离沟道区域的表面，绝大部分的静电电流均从器件的体内泄放，因此器件能够承受足够高强度的esd脉冲应力，从而防止器件的表面发生热击穿现象。
2、本发明的带假栅静电释放器件采用多晶硅假栅结构，能够使得ldmos器件结构的静电泄放电流路径变长，使得器件阳极的镇流电阻的阻值提高，镇流电阻阻值的提高将会直接抬高器件的维持电压，防止器件产生闩锁效应，改善了器件的不均匀导通特性，即所有叉指结构均匀开启泄放esd电流应力，从而提高整个器件的二次击穿电压，而且因为器件触发时原本电流就很小，所以添加第二多晶硅假栅而构成的多晶硅假栅结构并不会提高触发电压。
3、本发明的带假栅静电释放器件的制作过程简单、操作方便。制作出的带假栅ldmos静电释放器件即不会违反版图设计的规则和要求，也不会运用到标准cmos工艺以外的工艺，就能使得ldmos结构能够运用在静电保护设计应用中，有效地保护内部芯片，防止导通不均匀和产生闩锁的风险，提高器件的整体esd鲁棒性。
附图说明
图1为传统ldmos结构的剖面图和寄生结构示意图。
图2为本发明的带假栅静电释放器件的结构示意图。
图3为本发明的带假栅静电释放器件的三维寄生结构示意图。
图4为本发明的带假栅静电释放器件的esd电流泄放路径示意图。
图5为本发明的带假栅静电释放器件的俯视图。
具体实施方式
下面结合附图和实施例对本发明作进一步的说明。
如图2、图3、图5所示，一种提高维持电压的带假栅静电释放器件，包括衬底p-sub101、hvnw区102、p-body区103、ndd区104、第一p+注入区105、第一n+注入区106、第二n+注入区107、第三n+注入区108、第一多晶硅栅205、第二多晶硅假栅206，所述衬底p-sub101中设有hvnw区102，hvnw区102内从左至右依次设有p-body区103和ndd区104，所述p-body区103内从左至右依次设有第一p+注入区105、第一n+注入区106，所述第一多晶硅栅205横跨在hvnw区102和p-body区103之间，所述ndd区104内从左至右依次设有第二n+注入区107、第二多晶硅假栅206、第三n+注入区108；所述第二多晶硅假栅206构成多晶硅假栅结构，以提高器件的维持电压。
所述p-body区103的左侧与hvnw区102的左侧边缘相连接，第一p+注入区105的左侧与p-body区103的左侧边缘相连接，第一p+注入区105的右侧与第一n+注入区106的左侧相连接，第一n+注入区106的右侧与第一多晶硅栅205的左侧相连接；所述第一多晶硅栅205的右侧与ndd区104的左侧相连接，ndd区104的右侧与hvnw区102的右侧边缘相连接，所述第二n+注入区107的左侧与ndd区104的左侧边缘相连接，第二n+注入区107的右侧与第二多晶硅假栅206的左侧相连接，第二多晶硅假栅206的右侧与第三n+注入区108的左侧相连接，第三n+注入区108的右侧与ndd区104的右侧边缘相连接。
所述第一p+注入区105通过接触孔与第一金属层201相连接，所述第一n+注入区106通过接触孔与第二金属层202相连接，所述第一多晶硅栅205通过接触孔与第三金属层203相连接，在第五金属层302上设有金属通孔301，所述第一金属层201、第二金属层202和第三金属层203均通过金属通孔301与第五金属层302相连接，并作为器件的阴极。
所述第三n+注入区108通过接触孔与第四金属层204相连接，在第六金属层304上设有金属通孔303，所述第四金属层204通过金属通孔303与第六金属层304相连接，并作为器件的阳极。
所述第一p+注入区105左半部分位于p-body区103的表面，第一p+注入区105右半部分完全位于p-body区103中；所述第一n+注入区106完全位于p-body区103中；所述第二n+注入区107左半部分位于ndd区104的表面，第二n+注入区107右半部分完全位于ndd区104中；所述第三n+注入区108左半部分完全位于ndd区104中，第三n+注入区108右半部分位于ndd区104的表面。
当esd高压脉冲应力来到器件阳极，器件阴极接地电位时，所述第一n+注入区106、p-body区103和hvnw区102构成一纵向npn三极管结构，纵向npn三极管结构的基极与p-body区103的寄生电阻相连，即所述纵向npn三极管结构形成了一个bjt晶体管结构，也就是ldmos结构。
所述第二多晶硅假栅206构成多晶硅假栅结构，当esd高压脉冲应力来到器件阳极，所述阴极接地电位时，所述hvnw区102和p-body区103发生雪崩击穿，由于多晶硅假栅结构的存在，器件的静电放电远离器件阳极的沟道区域的表面，绝大部分的静电电流均从器件的体内泄放，因此器件能够承受足够高强度的esd脉冲应力，从而防止器件的表面发生热击穿现象，具体的esd电流泄放路径如图4所示。由于在ldmos结构的阳极区域添加了多晶硅假栅结构，使得ldmos器件结构的静电泄放电流路径变长，静电电流均从器件的体内流过，等效为抬高了器件阳极的镇流电阻的阻值，提高了器件的维持电压，防止器件出现闩锁现象，使得器件部分导通的叉指的维持电压的值会再次到达阈值电压的值，从而克服器件的不均匀导通现象，二次击穿电压随着叉指数的增多成线性上升，而且因为器件触发时原本电流就很小，所以添加多晶硅假栅结构并不会提高触发电压。可通过调节所述多晶硅假栅结构的几何参数，来调节器件阳极镇流电阻的大小，从而使得器件能够产生对应于实际esd窗口所需要的维持电压。
一种提高维持电压的带假栅静电释放器件的制作方法，包括以下步骤：
步骤一：在所述衬底p-sub101上用热氧化形成一层二氧化硅薄膜，以此来缓解后续步骤形成的氮化硅对硅衬底造成的应力，然后利用化学气相淀积(cvd)淀积一层氮化硅，作为后续的cmp的停止层。
将光刻胶层涂在晶圆上，光刻胶曝光和显影，用于隔离浅槽的定义。对氮化硅、二氧化硅和隔离浅槽刻蚀，去除光刻胶层，利用化学气相淀积(cvd)淀积一层二氧化硅，然后化学机抛光，直到氮化硅层为止，利用热磷酸湿法刻蚀除去氮化硅层。
步骤二：在衬底p-sub101中形成hvnw区102。
将光刻胶层涂在晶圆片上，用于所述hvnw区102的定义，然后利用高能磷离子进行注入形成局部n型区域，去除光刻胶层，形成hvnw区102。
步骤三：在hvnw区102左半部分形成p-body区103，在hvnw区102右半部分形成ndd区104。
将光刻胶层涂在晶圆片上，用于p-body区103的定义(p-body即为lvpw和hvpw的总称)，然后利用高能硼离子注入形成局部p型区域，去除光刻胶层，形成p-body区103。
将光刻胶层涂在晶圆片上，用于所述ndd区104的定义，然后利用高能磷离子进行注入形成局部n型区域，去除光刻胶层，形成ndd区104。
步骤四：对hvnw区102、p-body区103、ndd区104进行退火处理，修复离子注入造成的硅表面的晶体损伤，注入杂质的激活，利用rtp工艺消除杂质的扩散。
步骤五：在p-body区103和hvnw区102交界处淀积第一多晶硅栅205，在ndd区104上淀积第二多晶硅假栅206。
牺牲氧化层生长，用于捕获硅表面的缺陷。栅氧化层生长，用作晶体管的栅绝缘层，利用化学气相淀积(cvd)淀积第一多晶硅栅205和第二多晶硅假栅206，光刻胶成型，多晶硅刻蚀，要求必须精确从光刻胶得到多晶硅的具体形状，去除光刻胶层。多晶硅氧化，用于缓冲隔离多晶硅和后续步骤形成的氮化硅。利用化学气相淀积(cvd)淀积一层氮化硅，氮化硅刻蚀，留下隔离侧墙，精确定位晶体管源区和漏区的离子注入。
步骤六：在p-body区103中形成第一p+注入区105、第一n+注入区106，在ndd区104中形成第二n+注入区107、第三n+注入区108，且第一p+注入区105、第一n+注入区106、第一多晶硅栅205、第二n+注入区107、第二多晶硅假栅206、第三n+注入区108从左到右依次排列；所述第一p+注入区105左半部分位于p-body区103的表面，第一p+注入区105右半部分完全位于p-body区103中；所述第一n+注入区106完全位于p-body区103中；所述第二n+注入区107左半部分位于ndd区的表面，第二n+注入区107右半部分完全位于ndd区104中；所述第三n+注入区108左半部分完全位于ndd区104中，第三n+注入区108右半部分位于ndd区104的表面。
光刻胶成形，用于控制离子的注入，浅深度、重掺杂的硼离子注入，去除光刻胶，形成第一p+注入区105。
光刻胶成形，用于控制离子的注入，浅深度、重掺杂的砷离子注入，去除光刻胶，形成第一n+注入区106、第二n+注入区107、第三n+注入区108。
步骤七：对第一p+注入区105、第一n+注入区106、第二n+注入区107、第三n+注入区108进行退火处理，用rtp工艺消除杂质在注入区的迁移。
步骤八：将第一p+注入区105、第一n+注入区106、第一多晶硅栅205连接在一起并作为器件的阴极；将第三n+注入区108作为器件的阳极。
本发明的带假栅静电释放器件的制作方法过程简单、操作方便。制作出的带假栅ldmos静电释放器件结构即不会违反版图设计的规则和要求，也不会运用到标准cmos工艺以外的工艺，就能使得ldmos结构能够运用在静电保护设计应用中，有效地保护内部芯片，防止导通不均匀和产生闩锁的风险，提高器件的整体esd鲁棒性。本发明实例器件采用0.5μm的cmos工艺。