电压控制电路、方法、栅极驱动电路和显示装置的制造方法
【技术领域】
[0001]本发明涉及显示技术领域，尤其涉及一种电压控制电路、方法、栅极驱动电路和显示装置。
【背景技术】
[0002]在传统GOA (Gate On Array，阵列基板行驱动)电路设计中，在输出截止保持阶段(即输出高电平的栅极驱动信号后的阶段)，输出晶体管的栅极电位为-8V，此时栅极驱动信号输出端的电位也为-8V，这样在输出截止保持阶段输出晶体管的栅源电压为0V，在高温环境下会因为漏电流较大而导致异常显示不良。如图1所示，现有的电压控制电路是采用与非门10来实现在输出截止保持阶段控制输出晶体管M0的栅源电压小于0，即控制当上拉节点PU的电位为低电平时控制反向控制电压Vgl2输入至M0的栅极，但是由于该与非门10包括的第一控制晶体管MCI为p型晶体管，因此现有的电压控制电路在工艺上兼容性差。在图1中，Cs为存储电容，MC2为所述与非门10包括的第二控制晶体管，OUTPUT为栅极驱动信号输出端，CLK为第一时钟信号。
【发明内容】
[0003]本发明的主要目的在于提供一种电压控制电路、方法、栅极驱动电路和显示装置，解决现有技术中在解决反向截止栅源电压偏大导致的高温异常显示的问题时工艺兼容度差的冋题。
[0004]为了达到上述目的，本发明提供了一种电压控制电路，用于控制输出晶体管的栅源电压，所述电压控制电路包括:栅源电压控制单元，与所述输出晶体管的栅极和上拉节点连接，用于在每一显示周期的输出截止保持时间段，当所述上拉节点的电位为低电平时，通过控制所述输出晶体管的栅极电位，以控制所述输出晶体管的栅源电压小于预定栅源电压；所述预定栅源电压小于或等于0 ;
[0005]所述栅源电压控制单元包括的所有晶体管都为η型晶体管；
[0006]在每一显示周期内，所述输出截止保持时间段设置于输出时间段之后。
[0007]实施时，本发明所述的电压控制电路还包括:导通控制单元，分别与所述上拉节点和所述输出晶体管的栅极连接，用于在每一显示周期的输出时间段，当所述上拉节点的电位为高电平时，控制所述输出晶体管的栅极的电位为高电平，从而控制所述输出晶体管导通；
[0008]所述导通控制单元包括的晶体管都为η型晶体管。
[0009]实施时，所述栅源电压控制单元包括:
[0010]电位控制模块，分别与所述上拉节点和控制端连接，用于当所述上拉节点的电位为高电平时控制所述控制端的电位为低电平，当所述上拉节点的电位为低电平时控制所述控制端的电位为高电平；以及，
[0011]反向截止控制模块，分别与所述控制端和所述输出晶体管的栅极连接，用于当所述控制端的电平为高电平时控制反向控制电压接入所述输出晶体管的栅极，以控制所述输出晶体管的栅源电压小于所述预定栅源电压。
[0012]实施时，所述反向截止控制模块包括:反向截止控制晶体管，栅极与所述控制端连接，源极与所述输出晶体管的栅极连接，漏极接入所述反向控制电压。
[0013]实施时，所述导通控制单元包括:导通控制晶体管，栅极和漏极都与所述上拉节点连接，源极与所述输出晶体管的栅极连接；
[0014]所述输出晶体管的源极与移位寄存器单元的栅极驱动电路输出端连接，所述输出晶体管的漏极接入第一时钟信号；
[0015]所述上拉节点和所述栅极驱动电路输出端之间设置有存储电容。
[0016]实施时，所述电位控制模块包括:第一控制晶体管，栅极与所述上拉节点连接，源极接入低电源电压，漏极与所述控制端连接；
[0017]所述控制端接入高电源电压。
[0018]实施时，所述电位控制模块还包括第一控制电容和第二控制晶体管；所述第一控制晶体管的漏极通过所述第一控制电容与所述控制端连接；所述控制端通过所述第二控制晶体管接入高电源电压；其中，
[0019]所述第一控制电容，第一端与所述第一控制晶体管的漏极连接；
[0020]所述第二控制晶体管，栅极与所述上拉节点连接，源极与所述第一控制电容的第二端连接，漏极接入高电源电压。
[0021]实施时，所述反向截止控制晶体管的宽长比大于所述第二控制晶体管的宽长比；或者，所述反向截止控制晶体管的阈值电压小于所述第二控制晶体管的阈值电压。
[0022]实施时，所述电位控制模块接入第二时钟信号和第三时钟信号；所述电位控制模块包括:
[0023]第一控制晶体管，栅极与所述上拉节点连接，源极接入低电源电压，漏极与控制节点连接；
[0024]第一控制电容，第一端与所述控制节点连接；
[0025]第二控制晶体管，栅极和漏极都接入所述第三时钟信号，源极与所述第一控制电容的第二端连接；
[0026]第二控制电容，第一端与所述控制节点连接；
[0027]第三控制晶体管，栅极与所述第二控制晶体管的源极连接，源极接入所述第二时钟信号，漏极与所述第二控制电容的第二端连接；以及，
[0028]第四控制晶体管，栅极与所述控制节点连接，源极与所述控制端连接，漏极与所述第二控制电容的源极连接；
[0029]所述第一时钟信号和所述第二时钟信号反相，所述第三时钟信号和所述第二时钟信号反相。
[0030]实施时，所述第一控制电容的电容值和所述第二控制电容的电容值相等。
[0031]实施时，所述电位控制模块还包括:
[0032]第五控制晶体管，栅极和源极都与所述第一控制电容的第一端连接，漏极与所述控制节点连接；以及，
[0033]第六控制晶体管，栅极和漏极都与所述控制节点连接，源极与所述第一控制晶体管的漏极连接。
[0034]本发明还提供了一种电压控制方法，采用上述的电压控制电路，所述电压控制方法包括:
[0035]在每一显示周期的输出时间段，第一时钟信号和第三时钟信号为高电平，第二时钟信号为低电平，第二控制晶体管和第三控制晶体管都导通，通过第一时钟信号对第一控制电容和第二控制电容充电，上拉节点的电位为高电平，导通控制单元控制导通上拉节点与输出晶体管的栅极之间的连接，以使得输出晶体管导通而输出栅极驱动信号，同时第一控制晶体管导通以使得控制节点的电位被拉低为低电源电压，第四控制晶体管截止；
[0036]在每一显示周期的输出截止保持时间段，上拉节点的电位为低电平，导通控制单元控制断开上拉节点与输出晶体管的栅极之间的连接，第一控制晶体管截止，第三时钟信号间隔性地对第一控制电容和第二控制电容充电，以维持控制节点的电位为高电平，使得第四控制晶体管导通，从而通过反向截止控制模块控制反向控制电压接入所述输出晶体管的栅极，以控制所述输出晶体管的栅源电压小于预定栅源电压；所述预定栅源电压小于或等于0。
[0037]本发明还提供了一种栅极驱动电路，包括多级移位寄存器单元；
[0038]所述移位寄存器单元包括输出晶体管和上述的电压控制电路；
[0039]所述电压控制电路用于控制所述输出晶体管的栅源电压。
[0040]本发明还提供了一种显示装置，包括上述的栅极驱动电路。
[0041]与现有技术相比，本发明所述的电压控制电路包括的栅源电压控制单元包括的所有晶体管都为η型晶体管的栅源电压控制单元，可以在解决反向截止栅源电压偏大导致的高温异常显示的问题的同时，提高工艺兼容度。
【附图说明】
[0042]图1是现有的电压控制电路的电路图；
[0043]图2是本发明实施例所述的电压控制电路的结构图；
[0044]图3是本发明另一实施例所述的电压控制电路的结构图；
[0045]图4是本发明又一实施例所述的电压控制电路的结构图；
[0046]图5是本发明再一实施例所述的电压控制电路的结构图；
[0047]图6是本发明另一实施例所述的电压控制电路的电路图；
[0048]图7是本发明又一实施例所述的电压控制电路的电路图；
[0049]图8是本发明再一实施例所述的电压控制电路的电路图；
[0050]图9是本发明另一实施例所述的电压控制电路的电路图；
[0051]图10是本发明所述的电压控制电路的第一具体实施例的电路图；
[0052]图11是本发明所述的电压控制电路的第二具体实施例的电路图；
[0053]图12是本发明所述的电压控制电路的第三具体实施例的电路图；
[0054]图13是本发明所述的电压控制电路的第三具体实施例的工作时序图。
【具体实施方式】
[0055]下面将结合本发明实施例中的附图，对本发明实施例中的技术