本发明涉及半导体器件及其制造领域，特别涉及一种鳍式晶体管器件的制造方法。
背景技术：
随着集成电路的技术的不断发展，器件的特征尺寸不断减小，集成度不断提高，由于短沟道效应愈发显著，成为影响器件性能的主导因素，传统的平面器件很难再继续减小尺寸。
目前，提出了鳍式晶体管器件(fin-fet)的立体器件结构，fin-fet是具有鳍型沟道结构的晶体管，它利用薄鳍的几个表面作为沟道，从而可以防止传统晶体管中的短沟道效应，同时可以增大工作电流。
在鳍式晶体管器件的形成工艺中，通过刻蚀衬底来形成鳍，而随着鳍的密度不断增大，使得刻蚀工艺也越来越难控制，导致刻蚀后鳍的高度不易控制，鳍的高度存在不均匀性，使得鳍之间的漏电流不可控。
技术实现要素：
有鉴于此，本发明的目的在于提供一种鳍式晶体管器件的制造方法，有效控制鳍的高度，提高鳍的均匀性。
为实现上述目的，本发明有如下技术方案：
一种鳍式晶体管器件的制造方法，包括：
提供半导体衬底；
在所述半导体衬底上外延生长半导体材料的第一外延层；
在所述第一外延层上外延生长半导体材料的第二外延层，所述第一外延层具有同所述第二外延层不同的材料；
以所述第一外延层为刻蚀停止层，刻蚀所述第二外延层，以形成鳍；
在所述鳍之间形成隔离结构，以及在所述鳍上形成栅极。
可选地，在形成鳍之后、形成隔离结构之前，还包括：
去除所述鳍两侧的第一外延层；
将所述鳍下的第一外延层氧化为埋氧层。
可选地，将所述鳍下的第一外延层氧化为埋氧层，包括：
在所述鳍的侧壁上形成保护层；
进行氧化工艺，在所述鳍表面以及暴露的衬底表面形成表面氧化层，以及将所述鳍下的第一外延层氧化为埋氧层；
去除所述表面氧化层以及所述保护层。
可选地，所述第一外延层的厚度为2-20纳米。
可选地，所述第二外延层的厚度为50-500纳米。
可选地，所述半导体衬底和所述第二外延层具有相同材料。
可选地，所述半导体衬底为硅衬底，所述第二外延层为外延硅，所述第一外延层为锗硅。
可选地，在所述鳍上形成栅极，包括：
在所述鳍的中部形成所述鳍上的假栅；
在所述假栅的侧壁上形成侧墙；
在所述假栅两侧的鳍中形成源漏区；
形成覆盖所述假栅两侧鳍的层间介质层；
去除假栅，以形成开口；
在开口中形成替代栅。
可选地，所述替代栅包括高k介质材料及其上的金属栅电极。
本发明实施例提供的鳍式晶体管器件的制造方法，在衬底上外延生长第一外延层，而后在第一外延层上外延生长第二外延层，而后，刻蚀第二外延层，形成鳍。由于第一外延层具有与第二外延层不同的材料，使得二者具有刻蚀选择性，在形成鳍的刻蚀过程中，以第一外延层为刻蚀停止层，这样，可以使得形成的鳍都停止在第一外延层上，有效控制刻蚀深度，使得鳍的高度可控，从而，提高鳍的均匀性。
进一步地，可以对第一外延层进行进一步的刻蚀，以便在鳍与衬底之间形成埋氧层，以便于形成全耗尽型的etsoi的鳍式晶体管器件，提高器件的性能
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了根据本发明实施例的鳍式晶体管器件的制造方法的流程图；
图2-8示出了根据本发明实施例的方法形成鳍式晶体管器件过程中的器件结构剖面示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在鳍式晶体管器件的形成工艺中，通过刻蚀衬底来形成鳍，而随着鳍的密度不断增大，使得刻蚀工艺也越来越难控制，导致刻蚀后鳍的高度不易控制，鳍的高度存在不均匀性，使得鳍之间的漏电流不可控。
为此，本申请提出了一种鳍式晶体管器件的制造方法，在衬底上外延生长第一外延层，而后在第一外延层上外延生长第二外延层，而后，刻蚀第二外延层，形成鳍。由于第一外延层具有与第二外延层不同的材料，使得二者具有刻蚀选择性，在形成鳍的刻蚀过程中，以第一外延层为刻蚀停止层，这样，可以使得形成的鳍都停止在第一外延层上，有效控制刻蚀深度，使得鳍的高度可控，从而，提高鳍的均匀性。
为了更好地理解本申请的技术方案和技术效果，以下将结合流程图图1和附图2-8对具体的实施例进行详细的描述，其中，附图2-8是各制造过程中器件沿鳍宽度方向的剖面示意图。
参考图1所示，在步骤s01，提供半导体衬底100，参考图2所示。
在本发明实施例中，半导体衬底100可以为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以其他外延结构，例如sgoi(绝缘体上锗硅)等。
在本实施例中，所述半导体衬底100为体硅衬底，如图2所示。
在步骤s02，在所述半导体衬底100上外延生长半导体材料的第一外延层110，参考图3所示。
在步骤s03，在所述第一外延层110上外延生长半导体材料的第二外延层120，所述第一外延层110具有同所述第二外延层120不同的材料，参考图3所示。
在本发明实施例中，第二外延层用于形成鳍，第一外延层为刻蚀第二外延层形成鳍时的刻蚀停止层，第一外延层和第二外延层都可以通过外延生长工艺(epi)来形成，确保形成的第二外延层具有较好的晶向，可以形成高质量的鳍。第一外延层110和第二外延层120为不同的半导体材料，以使得二者之间具有刻蚀选择性。
在具体应用中，可以根据不同的衬底材料，选择生长合适材料的第一和第二外延层，以使得第二外延层能作为鳍的形成，以及第一外延层能作为刻蚀停止层。可以根据具体的需要设置他们的厚度，在一些应用中，第一外延层的厚度范围可以为大约2-20纳米，第二外延层的厚度范围可以为大约50-500纳米。
在本实施例中，所述第一外延层110为外延锗硅(gxs1-x，0＜x＜1)，所述第二外延层120为外延硅，锗硅与硅具有接近的晶向，便于形成较好质量的外延硅，以用于鳍的形成，且与硅具有较好的刻蚀选择性。
在步骤s04，以所述第一外延层110为刻蚀停止层，刻蚀所述第二外延层120，以形成鳍122，参考图4所示。
在刻蚀第二外延层120的过程中，以第一外延层为刻蚀停止层，也就是说，第二外延层的刻蚀停止在第一外延层上，这样，形成的鳍的高度都基本为第二外延层的厚度，有效地控制了刻蚀深度，使得鳍的高度可控，从而，提高鳍的均匀性。
在具体的应用中，可以先在第二外延层120上形成掩膜层(图未示出)，采用各项异性刻蚀，例如可以采用rie(反应离子刻蚀)的方法，进行第二外延层120的刻蚀，当刻蚀到第一外延层时，停止刻蚀。
在更优的实施例中，还可以对第二外延层120进行进一步的刻蚀，以便在鳍与衬底之间形成氧化物层，从而，形成埋氧层，以便于形成全耗尽型的etsoi(eltrathinsilicononinsulator)的鳍式晶体管器件，提高器件的性能。
在该优选的实施例中，第一外延层110的厚度可以在2-20nm，更优地，可以为2-5nm，形成埋氧层的步骤可以包括：
首先，去除所述鳍122两侧的第一外延层120参考图5所示。
可以采用干法或湿法刻蚀去除鳍122两侧的第一外延层120，仅保留鳍120下的第一外延层112。
本实施例中，可以采用醋酸混合溶液去除鳍122两侧锗硅的第一外延层120。
而后，将所述鳍122下的第一外延层112氧化为埋氧层114，参考图6所示。
可以先进行氧化工艺，氧化之后，将所述鳍下的第一外延层完全氧化，从而形成埋氧层，同时，鳍表面以及暴露的衬底表面也会被氧化，形成表面氧化层。之后，可以通过酸液进行漂洗，例如氢氟酸，去除表面氧化层，从而，在鳍122与衬底100之间形成埋氧层112。通过控制第一外延层的厚度以及氧化时间，可以形成足够薄的埋氧层122，以便于形成全耗尽型的etsoi(eltrathinsilicononinsulator)的鳍式晶体管器件，提高器件的性能。
更优地，在进行氧化工艺之前，可以在鳍的侧壁上形成保护层，本实施例中可以采用cvd的方式沉积一层氮化硅的保护层，然后进行干法蚀刻，将顶部与底部暴露出来，从而仅在鳍的侧壁上形成氮化硅的保护层，这样后续的氧化工艺就可以不消耗鳍的侧壁，氧化工艺之后，可以用热磷酸去除保护层。
至此，就形成了本发明实施例的鳍，通过该方法形成的鳍的高度可控，鳍的均匀性好，进一步还可以形成超薄的埋氧层，之后，可以根据需要，选择合适的工艺在鳍上形成其他器件结构。
在步骤s05，在所述鳍122之间形成隔离结构130，以及在所述鳍122上形成栅极140、142，参考图8所示。
隔离结构130位分隔开鳍勾到的隔离材料，本实施例中，可以为氧化硅。
栅极包括栅介质层140和栅电极142，该栅介质层140可以为氧化硅或高k栅介质材料(例如，和氧化硅相比，具有高介电常数的材料)或其他合适的介质材料，高k介质材料例如铪基氧化物，hfo2、hfsio、hfsion、hftao、hftio等。栅电极142可以金属栅电极，可以为一层或多层结构，可以包括金属材料或多晶硅或他们的组合，金属材料例如ti、tialx、tin、tanx、hfn、ticx、tacx等等。
在本实施例中，可以通过填充二氧化硅的隔离材料(图未示出)，并进行化学机械平坦化；而后，可以使用氢氟酸腐蚀去除一定厚度的隔离材料，保留部分的隔离材料在鳍之间，从而形成了隔离结构130，如图7所示。
本实施例中，可以采用后栅工艺形成栅极，具体的，包括以下步骤。
首先，在所述鳍的中部形成所述鳍上的假栅。
假栅可以包括伪介质层及伪栅极，该假栅所在区域为最终器件的栅极区。可以通过依次沉积伪介质层及伪栅极，伪介质层例如可以为氧化硅，伪栅极例如可以为多晶硅，而后，采用刻蚀技术，进行图案化，来形成假栅。
而后，在所述假栅的侧壁上形成侧墙。
侧墙可以为单层或多层结构，可以由氮化硅、氧化硅、氮氧化硅、碳化硅、氟化物掺杂硅玻璃、低k电介质材料及其组合，和/或其他合适的材料形成。可以通过淀积侧墙材料，而后通过各向异性刻蚀工艺，形成侧墙。
接着，在假栅两侧的鳍中形成源漏区。
可以采用离子注入或其他合适的方式形成源漏区，为了提高器件沟道区的载流子迁移率，采用外延生长具有应力的源漏区。
形成具有应力的源漏区时，具体的，首先，可以通过刻蚀工艺，例如干法刻蚀工艺，在所述假栅两侧的鳍上形成凹陷区。而后，通过选择性外延生长工艺，在所述凹陷区形成具有应力的源漏区，其中，对于pmos器件，所述源漏区的材料提供压应力，对于nmos器件所述源漏区的材料提供张应力。在本实施例中，鳍为外延硅材料，对于nmos器件，源漏区可以为sic；对于pmos器件，源漏区可以为sige、ge、gesn或三五族材料。
而后，形成覆盖所述假栅两侧鳍的层间介质层。
可以通过合适的淀积方法淀积介质材料，例如未掺杂的氧化硅(sio2)、掺杂的氧化硅(如硼硅玻璃、硼磷硅玻璃等)、氮化硅(si3n4)或其他低k介质材料，而后进行平坦化，例如cmp(化学机械抛光)，来形成层间介质层。
而后，去除假栅，以形成开口。
可以使用湿蚀刻和/或干蚀刻除去假栅，从而，在原假栅区域，形成暴露出鳍的开口
最后，在开口中形成替代栅。
可以采用合适的沉积技术形成高k介质材料的栅介质层，而后，在开口中进行填充，以形成一层或多层结构的金属栅电极。
至此，形成了本发明实施例的鳍式晶体管器件。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。