一种薄膜晶体管及其制作方法、阵列基板及其制作方法、显示装置与流程

本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制作方法、阵列基板、显示装置。

背景技术：

液晶显示装置是一种显示分辨率很高的平面显示装置，其具有良好的显示效果，成为目前市场上的主流显示装置。

现有低温多晶硅液晶显示装置所使用的薄膜晶体管在制作过程中，采用湿法刻蚀工艺在多晶硅材料层的表面形成栅极，此时在没有去除栅极表面所覆盖的光刻胶的前提下，以栅极表面的光刻胶为掩膜版，对多晶硅材料层进行空穴注入，形成空穴掺杂部，接着去除栅极表面的光刻胶，然后对多晶硅材料层进行轻掺杂漏(lightlydopeddrain，缩写为ldd)处理，形成轻掺杂漏极(即ldd结构)。发明人发现，现有低温多晶硅液晶显示装置所使用的薄膜晶体管的ldd结构的线性长度比较短，使得薄膜晶体管所在像素的漏电流比较大，导致低温多晶硅显示装置的生产良率下降。

技术实现要素：

本发明的目的在于提供一种薄膜晶体管及其制作方法、阵列基板及其制作方法、显示装置，以降低薄膜晶体管所在像素的漏电流。

为了实现上述目的，本发明提供一种薄膜晶体管的制作方法，该薄膜晶体管的制作方法包括：

在衬底基板的表面形成多晶硅材料层；

在所述多晶硅材料层的上方形成第一掩膜层，使得所述第一掩膜层在多晶硅材料层的正投影覆盖多晶硅材料层的部分区域；

在所述第一掩膜层的掩膜下对所述多晶硅材料层进行处理，形成掺杂漏区域；

在所述掺杂漏区域远离衬底基板的上方和所述第一掩膜层远离衬底基板的上方形成第二掩膜层，使得所述第二掩膜版在掺杂漏区域的正投影覆盖掺杂漏区域的部分区域，所述第二掩膜层的线宽方向与所述掺杂漏区域的线长方向相同；

在所述第二掩膜层的掩膜下对所述掺杂漏区域未被第二掩膜版在掺杂漏区域的正投影所覆盖的区域进行空穴掺杂，使得所述掺杂漏区域形成空穴掺杂部和掺杂漏极部。

与现有技术相比，本发明提供的薄膜晶体管的制作方法中，在掺杂漏区域远离衬底基板的上方和第一掩膜层远离衬底基板的上方形成第二掩膜层，使得第二掩膜版在掺杂漏区域的正投影覆盖掺杂漏区域的部分区域，然后在第二掩膜层的掩膜下对掺杂漏区域未被第二掩膜版在掺杂漏区域的正投影所覆盖的区域进行空穴掺杂，由此可见，掺杂漏区域被第二掩膜版在掺杂漏区域的正投影覆盖的区域最终形成掺杂漏极部，掺杂漏区域未被第二掩膜版在掺杂漏区域的正投影覆盖的区域最终形成空穴掺杂部。而由于第二掩膜层的线宽方向与掺杂漏区域的线长方向相同，使得第二掩膜层的线宽决定了掺杂漏区域的线长大小，且在掺杂漏区域远离衬底基板的上方和第一掩膜层远离衬底基板的上方形成第二掩膜层前，在第一掩膜层的掩膜下对多晶硅材料层进行处理，形成掺杂漏区域，因此，本发明提供的薄膜晶体管的制作方法，在形成第二掩膜层时，可控制第二掩膜层的形成工艺，增加第二掩膜层的线宽，使得掺杂漏极部的线长增加，从而提高掺杂漏极部的电阻，这样本发明提供的薄膜晶体管所在像素的漏电流就会降低。

本发明还提供了一种阵列基板的制作方法，该阵列基板的制作方法包括：

在衬底基板的表面制作位于显示区域的多个薄膜晶体管；多个薄膜晶体管中的一个薄膜晶体管阵列的制作方法为上述薄膜晶体管的制作方法。

与现有技术相比，本发明提供的阵列基板的制作方法的有益效果与上述薄膜晶体管的制作方法的有益效果相同，在此不做赘述。

本发明还提供了一种薄膜晶体管，所述薄膜晶体管采用上述薄膜晶体管的制作方法制作而成。

与现有技术相比，本发明提供的薄膜晶体管的有益效果与上述薄膜晶体管的制作方法的有益效果相同，在此不做赘述。

本发明还提供了一种阵列基板，其特征在于，包括位于显示区域的薄膜晶体管阵列，所述薄膜晶体管阵列包括至少一个上述薄膜晶体管。

与现有技术相比，本发明提供的阵列基板的有益效果与上述薄膜晶体管的有益效果相同，在此不做赘述。

本发明还提供了一种显示装置，该显示装置包括上述阵列基板。

与现有技术相比，本发明提供的显示装置的有益效果与上述阵列基板的有益效果相同，在此不做赘述。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为现有薄膜晶体管的制作方法的流程框图；

图2为现有薄膜晶体管的制作工艺流程图；

图3为本发明实施例提供的薄膜晶体管的结构示意图；

图4为本发明实施例提供的薄膜晶体管的主流程框图一；

图5为本发明实施例提供的薄膜晶体管的具体流程框图一；

图6为本发明实施例提供的薄膜晶体管的具体流程框图二；

图7为本发明实施例提供的薄膜晶体管的具体流程框图三；

图8为本发明实施例提供的栅极制作方法流程框图；

图9为本发明实施例提供的薄膜晶体管的工艺流程图一；

图10为本发明实施例提供的薄膜晶体管的工艺流程图二；

图11为本发明实施例提供的薄膜晶体管的工艺流程图三；

图12为现有阵列基板所包括的栅极扇出结构的制作工艺流程图；

图13为本发明实施例提供的阵列基板所包括的栅极扇出结构的结构示意图；

图14为本发明实施例提供的阵列基板所包括的栅极扇出结构的制作工艺流程图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

现有低温多晶硅显示装置所使用的薄膜晶体管的制作方法如图1和图2所示，具体包括如下步骤：

步骤s110：如图2中a所示，在衬底基板10的表面形成多晶硅材料层20。

步骤s120：如图2中a所示，在多晶硅材料层20远离衬底基板10的表面形成绝缘层30。

步骤s130：如图2中a所示，在绝缘层30远离多晶硅材料层20的表面形成金属层40；

步骤s140：如图2中a所示，在金属层40远离绝缘层30的表面形成栅极掩膜层50；

步骤s150：如图2中b所示，在栅极掩膜层50的掩膜下采用湿法刻蚀对金属层40进行刻蚀，获得栅极41，且栅极41远离绝缘层30的表面仍然覆盖有栅极掩膜层50，该栅极掩膜层50所使用的材料一般为光刻胶，当然还可以是其他适合形成掩膜层的材料。

步骤s160：如图2中c所示，理想情况下，金属层40被栅极掩膜层50所覆盖的区域应当不会被刻蚀，即栅极掩膜层50在绝缘层30的正投影刚好与栅极41在绝缘层30的正投影重合；但是，湿法刻蚀工艺的单边cd偏差b1为-0.5μm，使得所形成的实际栅极在绝缘层30的正投影面积小于目标栅极在绝缘层30的正投影面积(即栅极掩膜层50在绝缘层30的正投影面积)，且栅极掩膜层50在绝缘层30的正投影边缘与栅极在绝缘层30的正投影边缘之间的距离为0.5μm。而且在湿法刻蚀后，辅助湿法刻蚀的栅极掩膜层50没有被损坏，仍然保留。基于此，在栅极掩膜层50的掩膜下，对多晶硅材料层20进行空穴注入(即离子注入)，使得多晶硅材料层20未被栅极掩膜层50在多晶硅材料层20的正投影覆盖的区域形成空穴掺杂部23，而多晶硅材料层20被栅极掩膜层50在多晶硅材料层20的正投影覆盖的区域则仍然保持原有的形态。

步骤s170：如图2中d所示，在空穴注入的过程中，栅极掩膜层50的表层发生一定的变性，需要利用干法刻蚀工艺先对栅极掩膜层50的表面进行刻蚀，以清除栅极掩膜层50表面已经发生变性的物质，即变性表层，然后再剥离剩余的栅极掩膜层50；其中，空穴注入时，所注入离子价态根据多晶硅材料层的种类决定，例如：当多晶硅材料层所含有的多晶硅材料为n型低温多晶硅(lowtemperaturepoly-silicon，缩写为ltps)，所注入的离子一般为五价正离子。

步骤s180：如图2中e所示，鉴于干法刻蚀的单边cd偏差b2为-0.25μm，使得干法刻蚀后的栅极41在绝缘层30的正投影小于干法刻蚀前的栅极41在绝缘层30的正投影内，且干法刻蚀后的栅极41在绝缘层30的正投影边缘与干法刻蚀前的栅极41在绝缘层30的正投影边缘的距离为0.25μm，因此，此时原本的多晶硅材料层20被分为三个区域。其中，第一区域是被栅极41在多晶硅材料层20的正投影所覆盖的区域，该第一区域用于在薄膜晶体管导电时形成沟道，因此，将该区域定义为沟道形成区域21；第二区域是湿法刻蚀误差和干法刻蚀误差所形成的空白区域在多晶硅材料层20的正投影所覆盖的区域，由于第二区域在空穴注入时，被栅极掩膜版保护，因此，第二区域仍然保留多晶硅材料的原本性质，未发生任何变化；第三区域是在空穴注入后所形成的空穴掺杂部23。基于此，还可以在栅极41的掩膜下，采用轻掺杂漏工艺对第二区域和第三区域进行处理，获得掺杂漏极部22。

可以理解的是，采用轻掺杂漏工艺对第二区域和第三区域进行处理时，虽然对第三区域所包括的空穴掺杂部23进行离子注入，但并不会影响空穴掺杂部23的性能。另外，在图1所示出的现有薄膜晶体管的制作方法的工艺流程图和图3所示出的薄膜晶体管的结构示意图中，图1的左右方向和图3的左右方向为栅极41的线宽方向，掺杂漏极部22的线长方向，空穴掺杂部23的线长方向。其中，现有薄膜晶体管所包括的沟道形成区域21、掺杂漏极部22、空穴掺杂部23和栅极均为线性结构，且栅极的线性方向与沟道形成区域21的线性方向正交，沟道形成区域21的线性方向、掺杂漏极部22的线性方向和空穴掺杂部23的线性方向相同。

由上可见，现有薄膜晶体管在制作过程中采用湿法刻蚀工艺制作栅极，并以栅极作为掩膜层，利用轻掺杂漏自对准方式形成掺杂漏极部22；而且，现有薄膜晶体管所包括的掺杂漏极部22的线长受到上述湿法刻蚀工艺的单边cd偏差和上述干法刻蚀的单边cd偏差的限制，使得掺杂漏极部22的线长受到约束。而掺杂漏极部22的线长受到约束，会使得掺杂漏极部22的电阻大小也受到限制，导致现有薄膜晶体管所在像素的漏电流比较大。

需要说明的是，上述掺杂漏极部22分为两个部分，每个部分的长度应当等于上述湿法刻蚀工艺的单边cd偏差和上述干法刻蚀的单边cd偏差之和的绝对值。例如：当上述湿法刻蚀工艺的单边cd偏差b1等于-0.5μm，上述干法刻蚀的单边cd偏差b2等于-0.25，则上述掺杂漏极部22所包括的两个部分的线长b均为0.75μm。

如图4～图11所示，本发明实施例提供了一种薄膜晶体管的制作方法，该薄膜晶体管的制作方法包括：

步骤s210：在衬底基板10的表面形成多晶硅材料层20；该衬底基板10一般包括玻璃基板以及形成在玻璃基板上的缓冲层，多晶硅材料可形成在缓冲层背离玻璃基板的表面，具体参见图9中a、图10中a和图11中a。

步骤s220：在多晶硅材料层20的上方形成第一掩膜层m1，使得第一掩膜层m1在多晶硅材料层20的正投影覆盖多晶硅材料层20的部分区域。多晶硅材料层20被第一掩膜层m1在多晶硅材料层20的正投影所覆该的区域用以在薄膜晶体管通电状态下形成沟道，将多晶硅材料层20被第一掩膜层m1在多晶硅材料层20的正投影所覆盖的区域定义为沟道形成区域21，将多晶硅材料层20未被第一掩膜层m1在多晶硅材料层20的正投影所覆盖的区域定义为掺杂形成区域，具体参见图9中b、图10中a和图11中a。

步骤s230：在第一掩膜层m1的掩膜下对多晶硅材料层20进行处理，形成掺杂漏区域cz(即ldd区域)；由于沟道形成区域21被第一掩膜层m1在多晶硅材料层20的正投影所覆盖，因此，在第一掩膜层m1的掩膜下对多晶硅材料层20进行处理实质是对掺杂形成区域进行处理的过程，具体参见图9中c、图10中b和图11中b。

示例性的，在第一掩膜层m1的掩膜下，可采用轻掺杂漏工艺对掺杂形成区域进行处理，获得掺杂漏区域cz，但此时由于掺杂漏区域cz还没有形成空穴掺杂部23，因此，此时掺杂漏区域cz并不等同于掺杂漏极部22(即ldd结构)。

步骤s240：在掺杂漏区域cz远离衬底基板10的上方和第一掩膜层m1远离衬底基板10的上方形成第二掩膜层m2，使得第二掩膜版在掺杂漏区域cz的正投影覆盖掺杂漏区域cz的部分区域，且第二掩膜层m2的线宽方向与所述掺杂漏区域cz的线长方向相同。在这个过程中，掺杂漏区域cz被第二掩膜版在掺杂漏区域cz的正投影所覆盖的区域在后续处理过程中不会被影响，仍然保留轻掺杂漏区域cz的特性，该区域最终形成掺杂漏极部22，具体参见图9中d、图10中c和图11中c。

步骤s250：在第二掩膜层m2的掩膜下对掺杂漏区域cz未被第二掩膜版在掺杂漏区域cz的正投影所覆盖的区域进行空穴掺杂，该过程实质是对掺杂漏区域cz未被第二掩膜版在掺杂漏区域cz的正投影所覆盖的区域进行空穴掺杂，形成空穴掺杂部23，使得掺杂漏区域cz形成空穴掺杂部23和掺杂漏极部22，具体参见图9中e、图10中d和图11中d。

与现有技术相比，本发明实施例提供的薄膜晶体管的制作方法中，在掺杂漏区域cz远离衬底基板10的上方和第一掩膜层m1远离衬底基板10的上方形成第二掩膜层m2，使得第二掩膜版在掺杂漏区域cz的正投影覆盖掺杂漏区域cz的部分区域，然后在第二掩膜层m2的掩膜下对掺杂漏区域cz未被第二掩膜版在掺杂漏区域cz的正投影所覆盖的区域进行空穴掺杂，由此可见，掺杂漏区域cz被第二掩膜版在掺杂漏区域cz的正投影覆盖的区域最终形成掺杂漏极部22，掺杂漏区域cz未被第二掩膜版在掺杂漏区域cz的正投影覆盖的区域最终形成空穴掺杂部23。而由于第二掩膜层m2的线宽方向与掺杂漏区域cz的线长方向相同，使得第二掩膜层m2的线宽决定了掺杂漏区域cz的线长大小，且在掺杂漏区域cz远离衬底基板10的上方和第一掩膜层m1远离衬底基板10的上方形成第二掩膜层m2前，在第一掩膜层m1的掩膜下对多晶硅材料层20进行处理，形成掺杂漏区域cz，因此，本发明实施例提供的薄膜晶体管的制作方法，在形成第二掩膜层m2时，可控制第二掩膜层m2的形成工艺，增加第二掩膜层m2的线宽，使得掺杂漏极部22的线长增加，从而提高掺杂漏极部22的电阻，这样本发明实施例提供的薄膜晶体管所在像素的漏电流就会降低。

可以理解的是，在步骤s250后，至少需要将第二掩膜层m2去除，第二掩膜层m2所使用的材料一般为光刻胶等有机聚合物。如果第二掩膜层m2的材料为光刻胶等有机聚合物，那么在进行空穴掺杂时，第二掩膜层m2的表层会发生变性，形成硬度比较高的第二变性表层，因此，在去除第二掩膜层m2时，需要先对第二变性表层进行灰化，然后将第二掩膜层m2的剩余部分剥离，具体参见图9中f、图10中e和图11中e。

在一些实施例中，如图5和图6以及图9和图10所示，在衬底基板10的表面形成多晶硅材料层20后，在多晶硅材料层20的上方形成第一掩膜层m1前，上述薄膜晶体管的制作方法还包括：

步骤s215：在多晶硅材料层20远离衬底基板10的表面形成绝缘层30，具体参见图9中a和图10中a。

在一种可实现方式中，如图5和图9所示，若第一掩膜层m1为可形成栅极41的金属材料，则在多晶硅材料层20的上方形成第一掩膜层m1包括：

步骤s221：采用构图工艺在绝缘层30远离多晶硅材料层20的表面形成栅极，该栅极为第一掩膜层m1，具体参见图9中b。

此时，如图5所示，在掺杂漏区域cz远离衬底基板10的上方和第一掩膜层m1远离衬底基板10的上方形成第二掩膜层m2包括：

步骤s241：在绝缘层30远离掺杂漏区域cz的表面和栅极远离绝缘层30的表面形成第二掩膜层m2，具体参见图9中e。

由上可以看出，在多晶硅材料层20的上方形成第一掩膜层m1前，在多晶硅材料层20远离衬底基板10的表面形成绝缘层30，可使得控制第一掩膜层m1所使用的材料为金属材料，使得采用构图工艺所制作的第一掩膜层m1既可以作为形成掺杂漏区域cz的掩膜，也可以在形成第一掩膜层m1后，无需剥离第一掩膜层m1，而是在薄膜晶体管制作完成后将第一掩膜层m1作为栅极使用，从而简化了薄膜晶体管的制作流程。因此，本实现方式中仅需在最后一步去除第二掩膜层m2即可完成薄膜晶体管的制作。

在另一种可实现方式中，如图6和图10所示，上述在所述多晶硅材料层20的上方形成第一掩膜层m1包括：

步骤s222：在绝缘层30远离多晶硅材料的表面形成第一掩膜层m1，使得第一掩膜层m1在多晶硅材料层20的正投影覆盖多晶硅材料层20的部分区域，具体参见图10中b所示。

在掺杂漏区域cz远离衬底基板10的上方和第一掩膜层m1远离衬底基板10的上方形成第二掩膜层m2包括：

步骤s242：在掺杂漏区域cz远离衬底基板10的表面和第一掩膜层m1远离衬底基板10的表面形成第二掩膜层m2，具体参见图10中c所示。

如图6和图10所示，在第二掩膜层m2的掩膜下对掺杂漏区域cz未被第二掩膜版在掺杂漏区域cz的正投影所覆盖的区域进行空穴掺杂后，上述薄膜晶体管的制作方法还包括：

步骤s261：去除第一掩膜层m1和第二掩膜层m2；考虑到第一掩膜层m1和第二掩膜层m2在此步骤需要去除，具体参见图10中e所示；因此，在选择第一掩膜层m1的材料和第二掩膜层m2的材料时，可选用光刻胶等有机聚合物，第一掩膜层m1和第二掩膜层m2的去除方式可参照前文去除第二掩膜层m2的方式，在此不在详细说明。而在第一掩膜层m1的材料和第二掩膜层m2的材料为光刻胶等有机聚合物时，一般利用光刻工艺制作第一掩膜层m1和第二掩膜层m2，光刻工艺的精度高，偏差小，可根据上述掺杂漏极部22的线长要求控制第一掩膜层m1的边缘和第二掩膜层m2的边缘之间的距离，以使得掺杂漏极部22的线长可控。

步骤s271：采用构图工艺在绝缘层30远离衬底基板10的表面形成栅极41，具体参见图10中f所示。

在一些实施例中，考虑到在进行上述步骤s230和步骤s250时，注入的空穴或离子不容易穿过致密的绝缘层30，需要增大空穴注入或离子注入的能量，而这很容易损伤绝缘层30；因此，可在形成绝缘层30之前完成步骤s250的制作。基于此，如图7和图11所示，在多晶硅材料层20的上方形成第一掩膜层m1包括：

步骤s223：在多晶硅材料层20远离衬底基板10的表面形成第一掩膜层m1，使得第一掩膜层m1在多晶硅材料层20的正投影覆盖多晶硅材料层20的部分区域，具体参见图10中a所示。

如图7和图11所示，在掺杂漏区域cz远离衬底基板10的上方和所述第一掩膜层m1远离衬底基板10的上方形成第二掩膜层m2包括：

步骤s243：在所述掺杂漏区域cz远离衬底基板10的表面和第一掩膜层m1远离衬底基板10的表面形成第二掩膜层m2，具体参见图10中c所示。

如图7和图11所示，在第二掩膜层m2的掩膜下对掺杂漏区域cz未被第二掩膜版在掺杂漏区域cz的正投影所覆盖的区域进行空穴掺杂后，上述薄膜晶体管的制作方法还包括：

步骤s262：去除第一掩膜层m1和所述第二掩膜层m2；考虑到第一掩膜层m1和第二掩膜层m2在此步骤需要去除，具体参见图11中e所示；因此，在选择第一掩膜层m1的材料和第二掩膜层m2的材料时，可选用光刻胶等有机聚合物，第一掩膜层m1和第二掩膜层m2的去除方式可参照前文去除第二掩膜层m2的方式，在此不在详细说明。而在第一掩膜层m1的材料和第二掩膜层m2的材料为光刻胶等有机聚合物时，一般利用光刻工艺制作第一掩膜层m1和第二掩膜层m2，光刻工艺的精度高，偏差小，可根据上述掺杂漏极部22的线长要求控制第一掩膜层m1的边缘和第二掩膜层m2的边缘之间的距离，以使得掺杂漏极部22的线长可控。

步骤s272：在空穴掺杂部23远离衬底基板10的表面和掺杂漏极部22远离衬底基板10的表面形成绝缘层30，使得绝缘层30在衬底基板10的正投影覆盖衬底基板10，具体参见图11中f所示。

步骤s280：采用构图工艺在所述绝缘层30远离衬底基板10的表面形成栅极41，具体参见图11中g所示。

由上可以看出，在形成绝缘层30之前，对多晶硅材料层20进行掺杂，可使得空穴注入和离子注入时无需穿过致密的绝缘层30，这样不仅可以降低空穴注入和离子注入的能量，也能够完全避免空穴注入和离子注入对绝缘层30的损伤。

在一些实施例中，如图8所示，上述采用构图工艺在绝缘层30远离衬底基板10的表面形成栅极41包括：

步骤sg1：在绝缘层30远离多晶硅材料层20的表面形成金属层40；

步骤sg2：在金属层40远离绝缘层30的表面形成第三掩膜层m3，使得所述第三掩膜层m3在金属层40的正投影覆盖金属层40的部分区域；

步骤sg3：在第三掩膜层m3的掩膜下对所述金属层40进行刻蚀处理，形成栅极41。

进一步，考虑到现有薄膜晶体管的制作过程与阵列基板的边缘区域的栅极扇出走线一起制作，而现有技术采用湿法刻蚀工艺制作栅极41时，湿法刻蚀工艺的偏差比较大，这需要使得阵列基板的边框区域更宽，以用于形成供栅极扇出走线。因此，现有阵列基板的边框一般都比较宽，不利于显示装置的窄边框化。基于此，可采用偏差比较小的干法刻蚀工艺制作栅极41。具体而言，上述在第一掩膜层m1的掩膜下对金属层40进行刻蚀处理，形成第一掩膜层m1包括：

在第三掩膜层m3的掩膜下对金属层40进行干法刻蚀处理，形成第一掩膜层m1。

如图3和图9所示，采用干法刻蚀工艺对金属层40进行处理时，相对现有湿法刻蚀工艺的单边cd偏差b1(-0.5μm)，本发明实施例中干法刻蚀的单边cd偏差b2为0.15μm，这使得干法刻蚀工艺所形成的栅极41的线宽比湿法刻蚀工艺所形成线宽大。经测试，干法刻蚀工艺所形成的栅极41的线宽达到3.0μm～3.5μm。

另外，当采用偏差比较小的干法刻蚀工艺制作栅极41时，干法刻蚀工艺的偏差比较小，可减小阵列基板所预留的边框宽度，有利于实现显示装置的窄边框化。

在一些实施例中，如图3和图9所示，上述第一掩膜层m1的线宽和第二掩膜层m2的线宽之差大于1.5μm。进一步，上述掺杂漏极部22包括第一子掺杂漏极部221和第二子掺杂漏极部222，第一子掺杂漏极部221在衬底基板10的正投影和第二子掺杂漏极部222在衬底基板10的正投影位于栅极41在衬底基板10的正投影的两侧，第一子掺杂漏极部221和第二子掺杂漏极部222的线长均大于第一掩膜层m1的线宽和第二掩膜层m2的线宽之差的二分之一。

此时，由于第一掩膜层m1的线宽和第二掩膜层m2的线宽可根据上述第一子掺杂漏极部221的线长要求和第二子掺杂漏极部222的线长要求制作即可，使得第一子掺杂漏极部221的线长和第二子掺杂漏极部222的线长不受约束。

当采用如图9所示的方式制作薄膜晶体管时，虽然第一掩膜层m1为栅极，其线宽受到干法刻蚀偏差的影响，但是，后续还需要制作第二掩膜层m2(第二掩膜层m2线宽与栅极41线宽方向相同)，此时可根据实际需要控制第二掩膜层m2的线宽，使得第一子掺杂漏极部221和第二子掺杂漏极部222的线长增大，从而达到降低漏电流的目的。例如：当第二掩膜层m2采用光刻胶制作时，可采用光刻工艺制作第二掩膜层m2，通过控制光刻的曝光量，从而增加第二掩膜层m2的线宽。

如图4～图11所示，本发明实施例还提供了一种阵列基板的制作方法，该阵列基板的制作方法包括：

在衬底基板10的表面制作位于显示区域的多个薄膜晶体管；多个薄膜晶体管中的一个薄膜晶体管阵列的制作方法为上述薄膜晶体管的制作方法。

与现有技术相比，本发明实施例提供的阵列基板的制作方法的有益效果与上述薄膜晶体管的制作方法的有益效果相同，在此不做赘述。

现有阵列基板不仅包括位于显示区域的薄膜晶体管阵列，还包括位于边框区域的栅极扇出结构。如图12所示，该栅极扇出结构包括多条栅极引线42，相邻两条栅极引线42之间具有空隙。实际制作过程中，该栅极扇出结构可与上述薄膜晶体管阵列一起形成。

具体的，如图12所示，现有技术中，在栅极掩膜层50的掩膜下采用湿法刻蚀工艺刻蚀金属层40形成栅极41时，由于湿法刻蚀工艺的误差比较大，需要预留较宽的边框用以容纳栅极扇出结构。同时，为避免栅极扇出结构所包括的栅极引线42过细而断开，需要增大栅极扇出结构所包括的多条栅极引线42的线宽，使得栅极扇出结构的每个单元(如图12所示的栅极引线42和相邻两个栅极引线42之间的空白区)的设计宽度为5.5～5.7um。这也进一步的增大了阵列基板的边框宽度，并不利于显示装置的窄边框化。

例如：现有栅极扇出结构的制作方法可参见图12所示，下面结合图12进行详细描述。

在现有薄膜晶体管的制作过程中，形成绝缘层30和金属层40时，绝缘层30和金属层40同样形成在衬底基板10的边框区域，具体参见图2中a和图12中a所示。

在现有薄膜晶体管的制作过程中，形成栅极掩膜层50时，栅极掩膜层50同样形成在衬底基板10的边框区域如图2中a所示，且栅极掩膜层50位于衬底基板10的边框区域的部分的图案如图12中a所示。该部分栅极掩膜层50包括多个栅线掩膜，每个栅线掩膜的线宽d11’为3.5μm，相邻两个栅线掩膜d12’之间的间距为2.0μm。

在现有薄膜晶体管的制作过程中，采用湿法刻蚀工艺对金属层40进行刻蚀时，同样刻蚀了的金属层40位于衬底基板10的边框区域的部分，由于湿法刻蚀工艺的单边cd偏差b1＝-0.5μm，这使得湿法刻蚀后所形成的栅极引线42的宽度d21’＝2.5，相邻两个栅极引线42之间的间距d22’＝3.0μm，具体参见如图2中b和图12中b所示。

在现有薄膜晶体管的制作过程中，对多晶硅材料层20进行空穴掺杂时，栅极掩膜层50位于衬底基板10的边框区域的多条栅线掩膜的表面发生一定的变性，具体参见如图2中c和图12中c所示。

在现有薄膜晶体管的制作过程中，采用干法刻蚀工艺和剥离工艺去除栅极掩膜层50时，栅极掩膜层50位于衬底基板10的边框区域的部分也被去掉。由于干法刻蚀的单边cd偏差为-0.25μm，这使得干法刻蚀后的栅极引线42的宽度w＝2.0μm，干法刻蚀后相邻两条栅极引线42之间的间隙s为3.5μm，具体参见如图2中d和图12中d所示。

由上可见，现有栅极扇出结构每个单元要预留w+s＝2.0μm+3.5μm＝5.5μm。

基于此，在一些实施例中，如图14所示，在衬底基板10的表面形成位于显示区域的薄膜晶体管阵列时，上述阵列基板的制作方法还包括：

在衬底基板10的表面形成位于边框区域的栅极扇出结构。

在衬底基板10的表面形成位于边框区域的栅极扇出结构实质与薄膜晶体管所包括的栅线一起形成。

具体的，在衬底基板10的表面形成位于边框区域的栅极扇出结构包括：

在衬底基板10的表面形成构成栅极扇出结构的多条栅极引线42。每条栅极引线42的线宽为w，相邻两条栅极引线42的间距为s，w+s＜5.5um～5.7um。

示例性的，w+s＝4.2μm～4.5μm，w＝2.2μm～2.5μm，s＝2.0μm。

下面以图9所示的薄膜晶体管的制作方法为例，详细说明上述栅极扇出引线的制作方法，具体如下。

在图9所示的薄膜晶体管的制作过程中，在衬底基板10的表面形成绝缘层30和金属层40时，该绝缘层30和金属层40不仅形成在衬底基板10的显示区域，还形成在衬底基板10的边框区域，具体参见图9中a和图14中a所示。

在图9中a所示的薄膜晶体管的制作过程中，形成第三掩膜层m3时，第三掩膜层m3同样形成在衬底基板10的边框区域，第三掩膜层m3位于衬底基板10的边框区域的部分的图案如图14中a所示。第三掩膜层m3位于衬底基板10的边框区域的部分包括多个子掩膜，每个子掩膜的线宽d11为2.3μm，相邻两个子掩膜d12之间的间距为2.0μm。

在图9所示的薄膜晶体管的制作过程中，采用干法刻蚀工艺对金属层40进行刻蚀时，同样对金属层40位于衬底基板10的边框区域的部分进行干法刻蚀。由于此时干法刻蚀的单边cd偏差b2为0.15μm，因此，所形成的栅极引线42的线宽w＝2.0μm，相邻两条栅线引线的线宽为2.3μm，具体参见图9中b、图9中c、图13中b和图14中c所示。

在图9所示的薄膜晶体管的制作过程中，形成第二掩膜层m2时，栅极引线42远离衬底基板10的表面和绝缘层30位于衬底基板10的边框区域的部分远离衬底基板10的表面也形成了第二掩膜层m2，具体参见图9中d和图14中d所示。

在图9所示的薄膜晶体管的制作过程中，对掺杂漏极区域没有被第二掩膜层m2覆盖的区域进行空穴掺杂时，第二掩膜层m2位于衬底基板10的边框区域的表面也会发生一定的变性，具体参见图9中e和图14中e所示。

在图9所示的薄膜晶体管的制作过程中，去除第二掩膜层m2时，第二掩膜层m2位于衬底基板10的边缘区域的部分也被去除，具体参见图9中f和图14中f。

由上可见，本发明实施例提供的阵列基板中，栅极扇出结构的每个单元的设计宽度＝w+s＝2.0μm+2.3μm＝4.3μm。

与现有技术相比，本发明实施例提供的阵列基板的制作方法中，采用干法刻蚀工艺制作栅极41，干法刻蚀工艺的刻蚀偏差比较小，使得在制作栅极扇出结构时，无需预留较宽的边框用以容纳栅极扇出结构。例如：现有栅极扇出结构的每个单元的设计宽度为5.5um，而本发明实施例中的栅极扇出结构的每个单元的设计宽度为4.3μm，相比之下栅极扇出结构的每个单元的设计宽度降低了21.82％，有利于显示装置的窄边框化。

如图3所示，本发明实施例还提供了一种薄膜晶体管，所述薄膜晶体管采用上述薄膜晶体管的制作方法制作而成。

与现有技术相比，本发明实施例提供的薄膜晶体管的有益效果与上述薄膜晶体管的有益效果相同，在此不做赘述。

其中，上述薄膜晶体管包括栅极41、第一子掺杂漏极部和第二子掺杂漏极部，栅极41的线宽方向、第一子掺杂漏极部221的线长方向和第二子掺杂漏极部222的线长方向相同(图3的左右方向)；第一子掺杂漏极部221在衬底基板10的正投影和第二子掺杂漏极部222在衬底基板10的正投影位于栅极41在衬底基板10的正投影的两侧，栅极41的线宽为3.0μm～3.5μm，第一子掺杂漏极部221的线长和第二子掺杂漏极部222的线长均大于等于0.75μm。

如图13所示，本发明还提供了一种阵列基板，该阵列基板包括位于显示区域的薄膜晶体管阵列，所述薄膜晶体管阵列包括至少一个上述薄膜晶体管。

与现有技术相比吧，本发明实施例提供的阵列基板的有益效果与上述薄膜晶体管的制作方法相同，在此不做赘述。

其中，如图13所示，上述阵列基板还包括位于边框区域的栅极扇出结构，栅极扇出结构包括多条栅极引线42，其中，

至少一条栅极引线42的线宽为w，相邻两条栅极引线42的间距为s，w+s＜5.5um～5.7um。

如图3和图13所示，本发明实施例提供的一种显示装置，该显示装置包括上述阵列基板。

与现有技术相比，本发明实施例提供的显示装置的有益效果与上述薄膜阵列基板的有益效果相同，在此不做赘述。

其中，上述实施例提供的显示装置可以为手机、平板电脑、电视机、显示器、笔记本电脑、数码相框或导航仪等任何具有显示功能的产品或部件。

在上述实施方式的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。