门极可关断晶闸管及其制作方法与流程

本发明涉及半导体技术领域，尤其是一种门极可关断晶闸管及其制作方法。

背景技术：

门极可关断晶闸管(gate-turn-offthyristor，简称gto)的基本结构是由p1n1p2n2四层半导体层组成的三结(j1、j2、j3)三端(阳极、阴极、门极)器件，请参见图1，它的门极和阴极均独立存在。其四层结构可以等效为p1n1p2晶体管和n2p2n1晶体管的耦合，这两个晶体管的电流放大系数分别用β1和β2表示。当β1+β2>1时，门极可关断晶闸管导通，通常n2p2n1晶体管处于临界饱和状态，门极可关断晶闸管也处于浅饱和导通状态，此时β1+β2≈1.05，因而可以用负门极电流去关断阳极电流。而普通晶闸管导通时，n2p2n1晶体管处于深饱和状态，两个晶体管的电流放大系数和为：β1+β2≈1.15，故很难用负门极电流区关断阳极电流。

传统门极可关断晶闸管的电压容量和反偏安全工作区受器件结构和工艺的限制，无法满足电力电子领域更高的需求。

技术实现要素：

本发明要解决的技术问题是降低门极可关断晶闸管的关断功耗，改善反偏安全工作区，同时便于与其它电路进行工艺集成。

为解决上述技术问题，本发明采用下述技术方案：该门极可关断晶闸管包括：

第一导电类型的衬底；

位于所述衬底的上表面的第二导电类型的外延层；

贯穿所述外延层且底部延伸至所述衬底内的隔离沟槽，所述隔离沟槽将所述外延层分隔为第一区域和第二区域；

填充在所述隔离沟槽内的隔离层；

位于所述第一区域的第二导电类型的第一注入区；

位于所述第二区域的第二导电类型的第二注入区；

位于所述第二注入区的上表面且掺杂第一导电类型杂质的掺杂多晶硅层；

位于所述第一注入区的上表面的阳极金属；

位于所述第二注入区的上表面的门极金属；

位于所述掺杂多晶硅层的上表面的阴极金属。

相应地，本发明还提供一种该门极可关断晶闸管的制作方法，该门极可关断晶闸管的制作方法包括以下步骤：

s1：提供第一导电类型的衬底；

s2：在所述衬底的上表面生长第二导电类型的外延层；

s3：从所述外延层的上表面对所述外延层整面注入第二导电类型的杂质，退火形成位于所述外延层内的第二导电类型的注入区；

s4：刻蚀形成贯穿所述外延层且底部延伸至所述衬底内的隔离沟槽，所述隔离沟槽将所述外延层分隔为第一区域和第二区域，且将所述注入区分隔为第一注入区和第二注入区，所述第一注入区位于所述第一区域，所述第二注入区位于所述第二区域；在所述隔离沟槽内填充隔离层；

s5：形成位于所述第二注入区的上表面且掺杂第一导电类型杂质的掺杂多晶硅层；

s6：形成位于所述第一注入区的上表面的阳极金属、位于所述第二注入区的上表面的门极金属和位于所述掺杂多晶硅层的上表面的阴极金属。

本发明提供的所述门极可关断晶闸管的阳极区为所述第一注入区，所述第一注入区通过注入形成，其厚度很薄，故电子很容易穿过，也叫做透明阳极，当所述门极可关断晶闸管关断时，电流下降速度快，由于所述衬底的电子直接从所述第一注入区穿出，不存在载流子复合导致的拖尾电流，故关断末期阳极电流无明显的拖尾，关断功耗更低；同时，本发明所述门极可关断晶闸管包括贯穿所述外延层且底部延伸至所述衬底内的隔离沟槽，所述隔离沟槽内填充有所述隔离层，从而实现了将所述门极金属、所述阳极金属和所述阴极金属三端均设置于所述外延层的上表面，因此特别便于与其它电路，如门极控制电路或cmos电路等进行工艺集成；使用本发明，可以将原来两个独立封装的器件进行芯片级集成，降低了整个电路系统的体积，提高了集成度，有利于电力电子器件的小型化。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是传统的门极可关断晶闸管的剖面结构示意图；

图2是本发明提供的一实施例的门极可关断晶闸管的剖面结构示意图；

图3是本发明提供的门极可关断晶闸管的制作方法的流程示意图；

图4至图11是本发明提供的门极可关断晶闸管的形成过程的剖面结构示意图。

附图标记说明：

10：衬底；20：外延层；201：第一区域；202：第二区域；21：掺杂区；22：注入区；221：第一注入区；222：第二注入区；30：隔离沟槽；31：隔离层；40：掺杂多晶硅层；50：金属层；51：阳极金属；52：门极金属；53：阴极金属。

具体实施方式

为了使本发明的目的、技术方案和有益技术效果更加清晰明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该发明产品使用时惯常摆放的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、“第三”等仅用于区分描述，而不能理解为指示或暗示相对重要性。

为方便后面的描述，特在此说明：本发明所述第一导电类型可以为n型，那么，所述第二导电类型为p型，反之，所述第一导电类型也可以为p型，相应的，所述第二导电类型为n型。在接下来的实施例中，均以所述第一导电类型为n型及所述第二导电类型为p型为例进行描述，但并不对此进行限定。

请参阅图2，一种门极可关断晶闸管，其包括：

第一导电类型的衬底10；

位于所述衬底10的上表面的第二导电类型的外延层20；

贯穿所述外延层20且底部延伸至所述衬底10内的隔离沟槽30，所述隔离沟槽30将所述外延层20分隔为第一区域201和第二区域202；

填充在所述隔离沟槽30内的隔离层31；

位于所述第一区域201的第二导电类型的第一注入区221；

位于所述第二区域202的第二导电类型的第二注入区222；

位于所述第二注入区222的上表面且掺杂第一导电类型杂质的掺杂多晶硅层40；

位于所述第一注入区221的上表面的阳极金属51；

位于所述第二注入区222的上表面的门极金属52；

位于所述掺杂多晶硅层40的上表面的阴极金属53。

本发明提供的所述门极可关断晶闸管的阳极区为所述第一注入区221，所述第一注入区221通过注入形成，其厚度很薄，故电子很容易穿过，也叫做透明阳极，当所述门极可关断晶闸管关断时，电流下降速度快，由于所述衬底10的电子直接从所述第一注入区221穿出，不存在载流子复合导致的拖尾电流，故关断末期阳极电流无明显的拖尾，关断功耗更低；同时，本发明所述门极可关断晶闸管包括贯穿所述外延层20且底部延伸至所述衬底10内的隔离沟槽30，所述隔离沟槽30内填充有所述隔离层31，从而实现了将所述门极金属52、所述阳极金属51和所述阴极金属53这三端均设置于所述外延层20的上表面，因此特别便于与其它电路，如门极控制电路或cmos电路等进行工艺集成；使用本发明，可以将原来两个独立封装的器件进行芯片级集成，降低了整个电路系统的体积，提高了集成度，有利于电力电子器件的小型化。

在本实施例中，所述衬底10为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅、锗或者锗硅等。

详细地，所述衬底10为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述衬底10为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述衬底10即为p型半导体。所述n型衬底10可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

更详细地，所述衬底10为轻掺杂的第一导电类型半导体，则在本实施例中，所述衬底10为n-衬底。轻掺杂的目的在于保证所述衬底10具有较大的电阻值以使得其可以承受较大的电压。优选地，所述衬底10的电阻率为100～120ω*cm。

优选地，所述外延层20为硅外延层。

详细地，所述外延层20为第二导电类型，在本实施例中，所述第二导电类型为p型，因此所述外延层20为p型半导体。在其他实施例中，所述第一导电类型也可以为n型，因此，所述外延层20即为n型半导体。所述p型外延层20可以通过硅掺杂硼、铝、铟等元素形成，在此不作限定。

更详细地，所述外延层20为轻掺杂的第二导电类型半导体，则在本实施例中，所述外延层20为p-外延层。优选地，所述外延层20的电阻率为45～55ω*cm。优选地，所述外延层20的厚度为10±0.5μm。

进一步，所述外延层20内还设置有掺杂区21，所述掺杂区21接触所述衬底10且所述掺杂区21位于所述第一注入区221与所述衬底10之间。详细地，所述掺杂区21为第一导电类型，在本实施例中，所述第一导电类型为n型，则所述掺杂区21为n型半导体。在其他实施例中，所述第一导电类型为p型，则所述掺杂区21为p型半导体。更详细地，所述掺杂区21的掺杂浓度高于所述衬底10的掺杂浓度。由于在所述衬底10与所述第一注入区221之间设置有所述掺杂区21，其浓度比所述衬底10稍浓，因此对所述第一注入区221注入的空穴基本无阻挡作用，只是对所述衬底10的电场强度起到压缩作用；在相同的电压情况下，本发明具有更低的导通电阻。同时由于所述掺杂区21的存在，减小了由所述第一注入区221/所述掺杂区21/所述衬底10/所述外延层20/所述第二注入区222组成的晶体管的注入效率，从而进一步缩短关断时间，降低关断损耗。

所述注入区22位于所述外延层20的表层，所述表层位于所述外延层20的上表面一侧。详细地，所述注入区22为第二导电类型，在本实施例中，所述第二导电类型为p型，则所述注入区22为p型半导体；在其他实施例中，所述第二导电类型也可以为n型，则所述注入区22为n型半导体。更详细地，所述注入区22为重掺杂，则在本实施例中，所述注入区22为p+区。

所述隔离沟槽30贯穿所述外延层20且底部延伸至所述衬底10内，可以理解，所述隔离沟槽30的深度大于所述外延层20的厚度。在本实施例中，所述隔离沟槽30的深度优选大于20μm；更优选地，所述隔离沟槽30的深度为25μm。优选地，所述隔离沟槽30的宽度较小，通过将隔离沟槽30的宽度设置为较窄，这样可以节约横向面积，进一步提高所述门极可关断晶闸管的集成度。优选地，在本实施例中，所述隔离沟槽30的宽度为1～1.2μm。

同时，所述隔离沟槽30将所述外延层20分隔为第一区域201和第二区域202，且所述隔离沟槽30还将所述注入区22分割为第一注入区221和第二注入区222。其中，所述第一注入区221位于所述第一区域201，所述第二注入区222位于所述第二区域202。可以理解，所述第一区域201、所述第二区域、所述第一注入区221和所述第二注入区222均与所述隔离沟槽30接触。进一步，所述掺杂区21也位于所述第一区域201，所述掺杂区21位于所述第一注入区221与所述衬底10之间且所述掺杂区21与所述隔离沟槽30接触。

所述隔离层31由绝缘材料组成。优选地，在本实施例中，所述隔离层31由二氧化硅组成。更优选地，所述隔离层31为通过lpteos工艺淀积得到的二氧化硅，这样形成的所述隔离层31的绝缘效果更佳。

所述掺杂多晶硅层40与所述第二注入区222接触，可以理解，所述掺杂多晶硅层40位于所述第二注入区222的上表面。为了保证后续能在所述第二注入区222的上表面生长所述门极金属52，因此只有局部所述第二注入区222的上表面被所述掺杂多晶硅层40覆盖，即所述掺杂多晶硅层40在纵向上的投影面积小于所述第二注入区222在纵向上的投影面积，所述纵向为所述掺杂多晶硅层40与所述第二注入区222的厚度方向。

详细地，所述掺杂多晶硅层40为本征多晶硅掺杂第一导电类型的杂质后形成。在本实施例中，所述第一导电类型的杂质为n型杂质。更详细地，所述掺杂多晶硅层40中所述第一导电类型的杂质为重掺杂。在本实施例中，所述掺杂多晶硅层40为n+重掺杂多晶硅层。优选地，所述掺杂多晶硅层40的电阻率为0.008～0.02ω*cm。

另外，在本实施例中，所述掺杂多晶硅层40的厚度为0.5μm。

请参阅图3，一种门极可关断晶闸管的制作方法，其包括如下步骤：

s1：提供第一导电类型的衬底10；

s2：在所述衬底10的上表面生长第二导电类型的外延层20；

s3：从所述外延层20的上表面对所述外延层20整面注入第二导电类型的杂质，退火形成位于所述外延层20内的第二导电类型的注入区22；

s4：刻蚀形成贯穿所述外延层20且底部延伸至所述衬底10内的隔离沟槽30，所述隔离沟槽30将所述外延层20分隔为第一区域201和第二区域202，且将所述注入区22分隔为第一注入区221和第二注入区222，所述第一注入区221位于所述第一区域201，所述第二注入区222位于所述第二区域202；在所述隔离沟槽30内填充隔离层31；

s5：形成位于所述第二注入区222的上表面且掺杂第一导电类型杂质的掺杂多晶硅层40；

s6：形成位于所述第一注入区221的上表面的阳极金属51、位于所述第二注入区222的上表面的门极金属52和位于所述掺杂多晶硅层40的上表面的阴极金属53。

下面参照附图，对所述门极可关断晶闸管的制作方法加以详细阐述。

请参阅图4，执行步骤s1：提供衬底10。所述衬底10具有上表面和下表面，所述上表面与所述下表面相对。在本实施例中，所述衬底10为硅衬底，硅为最常见、低廉且性能稳定的半导体材料，其可有效降低成本并提升良率。在其他实施方式中，所述衬底10的材质还可以为碳化硅、锗或者锗硅等。

详细地，所述衬底10为第一导电类型，在本实施例中，所述第一导电类型为n型，因此所述衬底10为n型半导体。在其他实施例中，所述第一导电类型也可以为p型，因此，所述衬底10即为p型半导体。所述n型衬底10可以通过硅掺杂磷、砷、锑等元素形成，在此不作限定。

更详细地，所述衬底10为轻掺杂的第一导电类型半导体，则在本实施例中，所述衬底10为n-衬底。轻掺杂的目的在于保证所述衬底10具有较大的电阻值以使得其可以承受较大的电压。优选地，所述衬底10的电阻率为100～120ω*cm。

请参阅图5和图6，执行步骤s2：在所述衬底10的上表面生长外延层20。优选地，所述外延层20为硅外延层。

详细地，所述外延层20为第二导电类型，在本实施例中，所述第二导电类型为p型，因此所述外延层20为p型半导体。在其他实施例中，所述第一导电类型也可以为n型，因此，所述外延层20即为n型半导体。所述p型外延层20可以通过硅掺杂硼、铝、铟等元素形成，在此不作限定。

更详细地，所述外延层20为轻掺杂的第二导电类型半导体，则在本实施例中，所述外延层20为p-外延层。优选地，所述外延层20的电阻率为45～55ω*cm。优选地，所述外延层20的厚度为10±0.5μm。

具体地，采用外延方法在所述衬底10的上表面生长所述外延层20。所述外延方法包括沉积工艺，所述沉积工艺可以是选自电子束蒸发、化学气相沉积、原子层沉积、溅射中的一种。优选的，在本实施例中使用化学气相沉积在所述衬底10上形成所述外延层20。在其他具体实施方式中，还可以通过离子注入和/或扩散的方法在所述衬底10的表面形成所述外延层20。

进一步，形成位于所述外延层20中的掺杂区21，且所述掺杂区21接触所述衬底10。详细地，所述掺杂区21为第一导电类型，在本实施例中，所述第一导电类型为n型，则所述掺杂区21为n型半导体。在其他实施例中，所述第一导电类型为p型，则所述掺杂区21为p型半导体。更详细地，所述掺杂区21的掺杂浓度高于所述衬底10的掺杂浓度。

具体地，通过在所述外延层20内选择性地局部掺杂第一导电类型的杂质，使得第二导电类型的所述外延层20局部区域反型成为第一导电类型的所述掺杂区21。在本实施例中，所述第一导电类型为n型，则所述第一导电类型的杂质为n型杂质。所述n型杂质可以是磷、砷或锑等元素。

更具体地，形成所述掺杂区21的步骤包括：首先，通过光刻工艺在所述外延层20的上表面定义出注入区域；详细地，在所述外延层20的上表面铺设一层光刻胶层(图未示)，所述上表面为所述外延层20相对所述衬底10的一侧的表面；之后采用具有预设注入区域的图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成对应预设注入区域的注入窗口(图未示)。进一步，通过所述注入窗口在所述外延层20内分别注入第一导电类型的杂质；优选地，所述第一导电类型的杂质为磷元素，注入剂量为6.1e12cm^-2，注入能量为600kev；注入完成后，去除所述光刻胶层。更进一步，进行高温推阱，注入到所述外延层20的所述第一导电类型的杂质在所述外延层20内被激活扩散，并分别形成所述掺杂区21；优选地，在本实施例中，所述高温推阱的条件为：在纯氮气环境中，温度为1150℃，时间为480min。在该条件下制备得到的所述掺杂区21与所述衬底10相连接。

请参阅图7，执行步骤s3：形成位于所述外延层20的表层的注入区22，所述表层位于所述外延层20的上表面一侧。详细地，所述注入区22为第二导电类型，在本实施例中，所述第二导电类型为p型，则所述注入区22为p型半导体；在其他实施例中，所述第二导电类型也可以为n型，则所述注入区22为n型半导体。更详细地，所述注入区22为重掺杂，则在本实施例中，所述注入区22为p+区。

具体地，通过从所述外延层20的上表面在所述外延层20内整面掺杂第二导电类型的杂质，使得第二导电类型的所述外延层20局部区域进一步累积所述第二导电类型的杂质并形成掺杂浓度更高的所述注入区22，同时第一导电类型的所述掺杂区21局部区域反型成为第二导电类型的所述注入区22。在本实施例中，所述第二导电类型为p型，则所述第二导电类型的杂质为p型杂质。所述p型杂质可以是硼、铝或铟等元素。

更具体地，形成所述注入区22的步骤包括：首先，从所述外延层20的上表面对所述外延层20注入第二导电类型的杂质，所述注入为整面注入。优选地，所述第二导电类型的杂质为硼元素，注入剂量为4.5e15cm^-2，注入能量为60kev。进一步，进行退火工艺，使注入到所述外延层20内的所述第二导电类型的杂质在所述外延层20及所述掺杂区21内扩散并形成所述注入区22；优选地，所述退火工艺为快速退火处理。在本实施例中，所述快速退火处理的工艺条件为：960℃的条件下退火15s。

请参阅图8和图9，执行步骤s4：形成隔离沟槽30，所述隔离沟槽30贯穿所述外延层20且底部延伸至所述衬底10内。可以理解，所述隔离沟槽30的深度大于所述外延层20的厚度。在本实施例中，所述隔离沟槽30的深度优选大于20μm；更优选地，所述隔离沟槽30的深度为25μm。优选地，所述隔离沟槽30的宽度较小，通过将隔离沟槽30的宽度设置为较窄，这样可以节约横向面积，进一步提高所述门极可关断晶闸管的集成度。优选地，在本实施例中，所述隔离沟槽30的宽度为1～1.2μm。

同时，所述隔离沟槽30将所述外延层20分隔为第一区域201和第二区域202，且所述隔离沟槽30还将所述注入区22分割为第一注入区221和第二注入区222。其中，所述第一注入区221位于所述第一区域201，所述第二注入区222位于所述第二区域202。可以理解，所述第一区域201、所述第二区域、所述第一注入区221和所述第二注入区222均与所述隔离沟槽30接触。进一步，所述掺杂区21也位于所述第一区域201，所述掺杂区21位于所述第一注入区221与所述衬底10之间且所述掺杂区21与所述隔离沟槽30接触，即所述隔离沟槽30开设在所述掺杂区21的一侧。

具体地，形成所述隔离沟槽30的步骤包括：首先，在所述外延层20的上表面生长一层阻挡层(图未示)；在本实施例中，所述阻挡层优选为二氧化硅层。所述阻挡层可以通过沉积的方式或者氧化的方法形成，在本实施例中，优选采用热氧化的方法生长所述阻挡层。进一步，在所述阻挡层的上表面铺设一层光刻胶层(图未示)，之后采用具有所述隔离沟槽30图形的掩膜版作为掩膜对所述光刻胶层进行曝光，再进行显影，在所述光刻胶层上形成与所述隔离沟槽30形一致的窗口(图未示)；以所述光刻胶层作为掩膜，采用刻蚀的方式从所述光刻胶层的窗口对所述阻挡层、所述外延层20和所述衬底10进行刻蚀以形成所述隔离沟槽30。详细地，所述刻蚀的方法包括干法刻蚀和湿法刻蚀。在本实施例中，优选采用干法刻蚀的方法形成所述隔离沟槽30。所述干法刻蚀的刻蚀剂是等离子体，利用等离子体与被刻蚀物质反应，形成挥发性物质，或直接轰击被刻蚀物质使之被腐蚀，其能够实现各向异性刻蚀，从而确保在制作所述隔离沟槽30时所述隔离沟槽30的位置、形状和尺寸的精度，且干法刻蚀易实现自动化、处理过程未引入污染、清洁度高。优选地，所述干法刻蚀采用的主刻蚀气体为氯气和三氯化硼。在本实施例中，所述干法刻蚀的刻蚀深度为25μm。在制作出所述隔离沟槽30后，使用清洗液先去除所述光刻胶层。

进一步，在所述隔离沟槽30内填充有隔离层31。所述隔离层31由绝缘材料组成。优选地，在本实施例中，所述隔离层31由二氧化硅组成。更优选地，所述隔离层31为通过lpteos工艺淀积得到的二氧化硅，这样形成的所述隔离层31的绝缘效果更佳。

具体地，形成所述隔离层31的步骤包括：首先采用沉积的方法在所述隔离沟槽30内及所述阻挡层的上表面生长所述隔离层31，接下来去除位于所述隔离沟槽30外的所述隔离层31和所述阻挡层。

请参阅图10，执行步骤s5：形成位于所述外延层20的上表面的掺杂多晶硅层40，所述掺杂多晶硅层40与所述第二注入区222接触，可以理解，所述掺杂多晶硅层40位于所述第二注入区222的上表面。为了保证后续能在所述第二注入区222的上表面生长所述门极金属52，因此只有局部所述第二注入区222的上表面被所述掺杂多晶硅层40覆盖，即所述掺杂多晶硅层40在纵向上的投影面积小于所述第二注入区222在纵向上的投影面积，所述纵向为所述掺杂多晶硅层40与所述第二注入区222的厚度方向。

详细地，所述掺杂多晶硅层40为本征多晶硅掺杂第一导电类型的杂质后形成。在本实施例中，所述第一导电类型的杂质为n型杂质。更详细地，所述掺杂多晶硅层40中所述第一导电类型的杂质为重掺杂。在本实施例中，所述掺杂多晶硅层40为n+重掺杂多晶硅层。优选地，所述掺杂多晶硅层40的电阻率为0.008～0.02ω*cm。

另外，在本实施例中，所述掺杂多晶硅层40的厚度为0.5μm。

具体地，形成所述掺杂多晶硅层40的步骤包括：首先，采用沉积的方法在所述外延层20的上表面生长本征多晶硅层；优选地，沉积时的温度为630℃，淀积厚度为0.5μm。接下来，对所述本征多晶硅层掺杂第一导电类型的杂质并形成掺杂多晶硅层；优选地，掺杂过程中炉管温度为950℃。然后通过光刻工艺和多晶硅刻蚀对所述掺杂多晶硅层40进行刻蚀，除去位于所述第一注入区221的上表面及部分位于所述第二注入区222的上表面的所述掺杂多晶硅层40，从而仅保留另一部分位于所述第二注入区222的上表面的所述掺杂多晶硅层40；优选地，多晶硅刻蚀时采用干法刻蚀，主刻蚀气体为氯气。

请参阅图11，执行步骤s6：在所述外延层20的上表面形成阳极金属51和门极金属52，在所述掺杂多晶硅层40的上表面形成阴极金属53，其中，所述阳极金属51与所述第一注入区221接触，所述门极金属52与所述第二注入区222接触。

具体地，形成所述阳极金属51、所述门极金属52和所述阴极金属53的步骤包括：首先，在所述外延层20的上表面及所述掺杂多晶硅层40的上表面生长金属层(图未示)；优选地，采用金属溅射的方式形成所述金属层。进一步，通过光刻和金属刻蚀形成所述阳极金属51、所述门极金属52和所述阴极金属53。

以上所述仅为本发明的一些实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。