半导体结构及其形成方法与流程

本发明是有关于半导体结构，特别是关于具有场板的半导体结构及其形成方法。

背景技术：

氮化镓系(gan-based)半导体材料具有许多优秀的材料特性，例如高抗热性、宽能隙(band-gap)、高电子饱和速率。因此，氮化镓系半导体材料适合应用于高速与高温的操作环境。近年来，氮化镓系半导体材料已广泛地应用于发光二极管(lightemittingdiode，led)元件、高频率元件，例如具有异质界面结构的高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。

在高电子迁移率晶体管(hemt)元件中，通常会将场板结构设置于半导体装置的高电场区，以降低高电场区的峰值电场(peakelectricfield)。其中一种场板是连接至源极的场板(即源极场板)，其可降低栅极至漏极电容(cgd)，而另一种场板是连接至栅极的场板(即栅极场板)，其可降低栅极在漏极侧上的电场强度。然而，场板结构的效能及工艺成本仍需进一步的改善。

随着氮化镓系半导体材料的发展，这些使用氮化镓系半导体材料的半导体装置应用于更严苛工作环境中，例如更高频、更高温或更高电压。因此，具有氮化镓系半导体材料的半导体装置仍需进一步改善来克服所面临的挑战。

技术实现要素：

本发明的一些实施例提供一种半导体结构，包含：衬底、设置于衬底上的栅极电极、设置于衬底上的第一介电层、栅极金属层、源极结构、以及漏极结构。第一介电层具有露出栅极电极的第一开口及邻近于第一开口的第二开口，并且第二开口的深度大于第一开口的深度。栅极金属层顺应覆盖第一介电层的顶面、第一开口、以及第二开口并作为栅极场板。栅极金属层位于第一开口的底部的第一部分高于栅极金属层位于第二开口的底部的第二部分。栅极电极与栅极金属层组成栅极结构。源极结构及漏极结构设置于衬底上并设置于栅极结构的相对侧，其中第二开口设置于栅极电极与漏极结构之间。

本发明的一些实施例提供一种半导体结构的形成方法，包含：提供衬底；形成栅极电极于衬底上；形成第一介电层于衬底上并覆盖栅极电极；执行第一刻蚀步骤以同时形成第一开口以及邻近于第一开口的第二开口于第一介电层中，其中第一开口露出栅极电极；执行第二刻蚀步骤以增加第二开口的深度，其中使用从第一开口露出的栅极电极作为刻蚀停止层；顺应形成栅极金属层覆盖第一介电层的顶面、第一开口、以及第二开口并作为栅极场板，其中栅极金属层位于第一开口的底部的第一部分高于栅极金属层位于第二开口的底部的第二部分，其中栅极电极与栅极金属层组成栅极结构；以及形成源极结构及形成漏极结构于衬底上并于栅极结构的相对侧，其中第二开口设置于栅极电极与漏极结构之间。

本发明实施例提供的半导体结构及其形成方法，可在不增加额外工艺成本的情况下，藉由所形成的栅极场板来改善半导体结构的漏电流并提升击穿电压(breakdownvoltage)，以允许半导体结构应用于高电压操作。

附图说明

以下将配合所附图式详述本发明实施例。应注意的是，依据在业界的标准做法，各种特征并未按照比例绘制且仅用以说明例示。事实上，可能任意地放大或缩小元件的尺寸，以清楚地表现出本发明实施例的特征。

图1至图3是根据本发明的一些实施例，绘示出形成半导体结构在各个阶段的剖面示意图。

图4a是根据本发明的一些实施例，绘示出形成具有连续的栅极金属层的半导体结构的剖面示意图。

图4b是根据本发明的其他实施例，绘示出形成具有不连续的栅极金属层的半导体结构的剖面示意图。

图5是根据本发明的一些实施例，绘示出形成源极结构与漏极结构的半导体结构的剖面示意图。

图6是根据本发明的一些实施例，绘示出例示性半导体结构的剖面示意图。

图7是根据本发明的其他实施例，绘示出例示性半导体结构的剖面示意图。

附图标号：

100、700～半导体结构

110、710～衬底

111～缓冲层

112～沟道层

113～阻挡层

114～掺杂化合物半导体层

115～化合物半导体层

120、730～栅极结构

121、721～栅极电极

122、122’、722～栅极金属层

122a～第一部分

122b～第二部分

130、730～源极结构

131～源极电极

132、732～源极接触件

133、733～源极场板

134、734～源极金属层

140、740～漏极结构

141～漏极电极

142、742～漏极接触件

143、144、734、744～漏极金属层

150、750～第一介电层

151、751～第二介电层

152、752～第三介电层

723～栅极介电层

724～栅极间隔物

731～源极区

741～漏极区

d1、d2、d3、d4～深度

op1～第一开口

op2～第二开口

w1～宽度

具体实施方式

以下揭露提供了许多的实施例或范例，用于实施所提供的半导体结构的不同元件。各元件和其配置的具体范例描述如下，以简化本发明实施例的说明。当然，这些仅仅是范例，并非用以限定本发明实施例。举例而言，叙述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接触的实施例，也可能包含额外的元件形成在第一和第二元件之间，使得它们不直接接触的实施例。此外，本发明实施例可能在不同的范例中重复参考数字及/或字母。如此重复是为了简明和清楚，而非用以表示所讨论的不同实施例之间的关系。

应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，部分的操作步骤可被取代或省略。

此外，其中可能用到与空间相对用词，例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，这些空间相对用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系，这些空间相对用词包括使用中或操作中的装置的不同方位，以及图式中所描述的方位。当装置被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相对形容词也将依转向后的方位来解释。

在此，“约”、“大约”、“大抵”的用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“约”、“大约”、“大抵”的情况下，仍可隐含“约”、“大约”、“大抵”的含义。

虽然所述的一些实施例中的部件以特定顺序描述，这些描述方式亦可以其他合逻辑的顺序进行。本发明实施例中的半导体结构可加入其他的部件。在不同实施例中，可替换或省略一些部件。

本发明实施例所提供的半导体结构是藉由接近衬底表面且低于栅极电极的顶面的栅极场板(fieldplate)来降低栅极结构遭受高电场的风险。上述的栅极场板与衬底的表面的距离，主要是藉由半导体结构的形成方法中的刻蚀步骤来调整。因此，可在不增加额外工艺成本的情况下，藉由所形成的栅极场板来改善半导体结构的漏电流并提升击穿电压(breakdownvoltage)，以允许半导体结构应用于高电压操作。

图1至图6是根据本发明的一些实施例，说明形成图6所示的半导体结构100在各个阶段的剖面示意图。参照图1，提供衬底110，在衬底110上形成化合物半导体层115，并在化合物半导体层115上形成栅极电极121、源极电极131、以及漏极电极141。根据本发明一些实施例，化合物半导体层115可包含晶种层(未绘示)、设置于晶种层上的缓冲层111、设置于缓冲层111上的沟道层112、以及设置于沟道层112上的阻挡层113。

在一些实施例中，衬底110可为掺杂的(例如以p型或n型掺杂物进行掺杂)或未掺杂的半导体衬底，例如硅衬底、硅锗衬底、砷化镓衬底或类似的半导体衬底。在其他实施例中，衬底110可为陶瓷衬底，例如氮化铝(aln)衬底、碳化硅(sic)衬底、氧化铝衬底(al2o3)(或称为蓝宝石(sapphire)衬底)或其他类似的衬底。

缓冲层111可减缓后续形成于缓冲层111上方的沟道层112的应变(strain)，以防止缺陷形成于上方的沟道层112中。应变是由沟道层112与衬底110不匹配造成。在一些实施例中，缓冲层111的材料可以是aln、gan、alxga1-xn(其中0<x<1)、前述的组合、或其他类似的材料。缓冲层111可由外延成长工艺形成，例如金属有机化学气相沉积(mocvd)、氢化物气相外延法(hvpe)、分子束外延法(mbe)、前述的组合、或类似方法。值得注意的是，虽然在如图1所示的实施例中缓冲层111为单层结构，但缓冲层111在其他实施例中也可以是多层结构(未绘示)。

根据本发明一些实施例，二维电子气(two-dimensionalelectrongas，2deg)(未绘示)形成于沟道层112与阻挡层113之间的异质界面上。如图1所示的半导体结构100是利用二维电子气(2deg)作为导电载子的高电子迁移率晶体管(highelectronmobilitytransistor，hemt)。在一些实施例中，沟道层112可为氮化镓(gan)层，而形成于沟道层112上的阻挡层113可为氮化镓铝(algan)层，其中氮化镓层与氮化镓铝层可具有掺杂物(例如n型掺杂物或p型掺杂物)或不具有掺杂物。沟道层112与阻挡层113皆可由外延成长工艺形成，例如金属有机化学气相沉积(mocvd)、氢化物气相外延法(hvpe)、分子束外延法(mbe)、前述的组合或其他类似的方法。

继续参照图1，接着，在化合物半导体层115(例如阻挡层113)上形成栅极电极121，在栅极电极121的两侧形成源极电极131与漏极电极141。在其他实施例中，栅极电极121与阻挡层113之间可包含可选的(optional)掺杂化合物半导体层114，其细节将在后续进一步描述。

在一些实施例中，栅极电极121的材料可为导电材料，例如金属、金属氮化物或半导体材料。在一些实施例中，金属可为金(au)、镍(ni)、铂(pt)、钯(pd)、铱(ir)、钛(ti)、铬(cr)、钨(w)、铝(al)、铜(cu)、类似材料、前述的组合或前述的多层。半导体材料可为多晶硅或多晶锗。上述的导电材料可藉由例如化学气相沉积法(chemicalvapordeposition，cvd)、溅射(sputtering)、电阻加热蒸发法、电子束蒸发法、或其它合适的沉积方式形成于阻挡层113上，再经由图案化工艺来形成栅极电极121。

根据本发明的一些实施例，在形成栅极电极121之前，可先形成掺杂化合物半导体层114于阻挡层113上，才接续将栅极电极121形成在掺杂化合物半导体层114上。藉由设置掺杂化合物半导体层114于栅极电极121与阻挡层113之间可抑制栅极电极121下方的二维电子气(2deg)的产生，以达成半导体装置100的常关状态。在一些实施例中，掺杂的化合物半导体层114的材料可以是以p型掺杂或n型掺杂的氮化镓(gan)。形成掺杂化合物半导体区114的步骤可包含藉由外延成长工艺在阻挡层113上沉积掺杂化合物半导体层(未绘示)并对其执行图案化工艺，以形成掺杂化合物半导体层114对应于预定形成栅极电极121的位置。

形成于栅极电极121的两侧的源极电极131与漏极电极141的材料可选自用于形成栅极电极121的材料。并且，栅极电极121以及在其两侧的源极电极131与漏极电极141可在同一道工艺中形成，故此处不在赘述。在其他实施例中，栅极电极121与在其两侧的源极电极131与漏极电极141可在不同道工艺中形成。根据本发明一些实施例，所形成的源极电极131与漏极电极141皆穿过阻挡层113而与沟道层112接触。

参照图2，形成第一介电层150于化合物半导体层115上，第一介电层150覆盖栅极电极121、源极电极131、以及漏极电极141。接着对第一介电层150进行图案化，以形成第一开口op1与邻近第一开口op1的第二开口op2，其中第二开口op2位于栅极电极121与漏极电极141之间。

在一些实施例中，第一介电层150可包含一或多种单层或多层介电材料，例如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(tetraethoxysilane，teos)、磷硅玻璃(phosphosilicateglass，psg)、硼磷硅酸盐玻璃(borophosphosilicateglass，bpsg)、低介电常数介电材料、及/或其他适合的介电材料。低介电常数介电材料可包含但不限于氟化石英玻璃(fluorinatedsilicaglass，fsg)、氢倍半硅氧烷(hydrogensilsesquioxane，hsq)、掺杂碳的氧化硅、非晶质氟化碳(fluorinatedcarbon)、聚对二甲苯(parylene)、苯并环丁烯(bis-benzocyclobutenes，bcb)、或聚酰亚胺(polyimide)。举例而言，可使用旋转涂布工艺(spincoating)、化学气相沉积(cvd)、物理气相沉积(physicalvapordeposition，pvd)、原子层沉积(atomiclayerdeposition，ald)、高密度等离子体化学气相沉积(highdensityplasmacvd，hdpcvd)、其他合适的方法或前述的组合，将上述介电材料沉积于化合物半导体层115(例如阻挡层113)、栅极电极121、源极电极131、以及漏极电极141上以形成第一介电层150。

接着，对第一介电层150进行图案化工艺，其中图案化工艺可包含光刻(photolithography)工艺与刻蚀工艺。光刻工艺可包含例如：光刻胶涂布(例如旋转涂布(spin-coating))、软烤(softbaking)、曝光图案、曝光后烘烤(post-exposurebaking)、光刻胶显影、清洗及干燥(例如硬烤(hardbaking))、其他适合的工艺、或上述的组合。上述刻蚀工艺可为湿式刻蚀工艺、干式刻蚀工艺、其他适当的刻蚀工艺或上述的组合。在一些实施例中，上述湿式刻蚀工艺所使用的刻蚀化学品可包含具有例如氟化铵(ammoniumfluoride，nh4f)、稀释的氢氟酸(hf/h2o)、磷酸(h3po4)、具有去离子水的硫酸(h2so4/h2o)、或任何前述的组合作为缓冲剂的氢氟酸(hydrofluoricacid，hf)稀释溶剂。在一些实施例中，上述干式刻蚀工艺所使用的刻蚀化学品可包含以氟碳化物(fluorocarbon)为主的化学品(例如氟化碳氢化合物(fluorinatedhydrocarbon))，例如四氟甲烷(tetrafluoromethane，cf4)、三氟甲烷(trifluoromethane，chf3)、及类似的化合物。在一些实施例中，藉由光刻工艺在第一介电层150上形成图案化光刻胶层(未绘示)，通过图案化光刻胶层的开口(未绘示)对第一介电层150执行第一刻蚀步骤(或称为主刻蚀步骤(mainetching))。

如图2所示，对于第一介电层150执行第一刻蚀步骤以同时形成第一开口op1以及邻近第一开口op1的第二开口op2，其中第一开口op1露出栅极电极121。经由第一刻蚀步骤所形成的第一开口op1与第二开口op2具有相同的深度d1。

接着，参照图3，执行第二刻蚀步骤(或称为过刻蚀步骤(overetching))以确保第一开口op1已达所预期的深度d1并同时增加第二开口op2的深度。根据本发明的一些实施例，在第二刻蚀步骤中可使用从第一开口op1露出的栅极电极121作为刻蚀停止层(etchstoplayer)，使得第一开口op1的深度维持深度d1。第二刻蚀步骤使得第二开口op2的深度增加为深度d2，并且深度d2与深度d1的差距为深度d3(即d1+d3＝d2)。在一些实施例中，所形成的第一开口op1的宽度小于栅极电极121的宽度，而所形成的第二开口op2的宽度w1在约5纳米(nanometer，nm)至约5微米(micrometer，um)的范围。值得注意的是，第二开口op2的宽度w1可依据栅极电极121与漏极电极141之间的距离以及半导体元件的应用来调整，因此宽度w1并不局限于上述的数值范围。举例来说，当栅极电极121与漏极电极141之间的距离越大时，将提高漂移区(driftregion)长度，在此情况下可提高宽度w1，以使得后续形成在第二开口op2中作为栅极场板的栅极金属层可更加有效地降低栅极结构遭受高电场的风险。

继续参照图3，具体而言，可藉由调整第二刻蚀步骤的条件(例如：刻蚀时间、刻蚀速率、刻蚀化学品的浓度等)来控制深度d2，并且控制第二开口op2不会露出位于第一介电层150之下的化合物半导体层115。藉由调整第二刻蚀步骤可使得第二开口op2的底部与化合物半导体层115(例如阻挡层113)的顶面的距离d4在约5纳米至约5微米的范围，以避免化合物半导体层115中的阻挡层113产生漏电流而造成电性异常。在一些实施例中，第二开口op2经由第二刻蚀步骤所加深的深度d3与第一开口op1的深度d1的比值(即d3/d1)在约0.05至约0.5的范围，例如约0.1至约0.3。在其他实施例中，深度d3与深度d1的比值约为0.2。易言之，在一些实施例中，第二开口op2深度d2与第一开口op1的深度d1的比值(即d2/d1)在约1.05至约1.5的范围，例如约1.1至约1.3。在其他实施例中，深度d2与深度d1的比值约为1.2。

接着，参照图4a，顺应形成栅极金属层122覆盖第一介电层150的顶面、第一开口op1、以及第二开口op2并作为栅极场板。栅极电极121与栅极金属层122组成栅极结构120。所形成的栅极金属层122位于第一开口op1的底部的第一部分122a高于栅极金属层122位于第二开口op2的底部的第二部分122b。具体而言，栅极金属层122的第一部分122a的底面与栅极金属层122的第二部分122b的底面的垂直距离大抵相同于深度d3。在一些实施例中，栅极金属层122的厚度在约0.1微米至约1微米的范围。值得注意的是，虽然本发明实施例仅绘示出栅极金属层122的厚度小于深度d1及深度d2，但在其他实施例中，栅极金属层122的厚度也可根据产品设计而调整为大于深度d1及/或深度d2(未绘示)。在栅极金属层122的厚度大于深度d1及/或深度d2实施例中，栅极金属层122可填满第一开口op1及/或第二开口op2(未绘示)。

在一些实施例中，栅极金属层122可藉由沉积工艺与图案化工艺所形成，其材料包含导电材料，例如铝(al)、铜(cu)、钨(w)、钛(ti)、钽(ta)、氮化钛(titaniumnitride，tin)、氮化钽(tantalumnitride，tan)、硅化镍(nickelsilicide，nisi)、硅化钴(cobaltsilicide，cosi)、碳化钽(tantulumcarbide，tac)、硅氮化钽(tantulumsilicidenitride，tasin)、碳氮化钽(tantalumcarbidenitride，tacn)、铝化钛(titaniumaluminide，tial)，铝氮化钛(titaniumaluminidenitride，tialn)、金属氧化物、金属合金、其他适合的导电材料或前述的组合。

搭配参照图4b，图4b所绘示的结构大抵相似于图4a所绘示的结构，其差异在于图4a中的栅极金属层122在此剖面示意图中为连续的金属层，而图4b中的栅极金属层122’为不连续的金属层。具体而言，在图4a中，栅极金属层122完全覆盖位于第一开口op1及第二开口op2之间的第一介电层150。在图4b中，栅极金属层122’仅部分覆盖位于第一开口op1及第二开口op2之间的第一介电层150。根据本发明的一些实施例，作为栅极场板的连续的栅极金属层122或不连续的栅极金属层122’，对于第一开口op1及第二开口op2之间的第一介电层150的覆盖程度仅为例示性的，其可根据半导体元件的电路布局而调整，故本发明实施例并不局限于此。

接着，参照图5，形成第二介电层151以覆盖第一介电层150以及栅极金属层122。形成穿过第一介电层150及第二介电层151而分别与源极电极131及漏极电极141接触的源极接触件132及漏极接触件142，并形成源极场板133与漏极金属层143于第二介电层151之上。所形成的源极接触件132及源极场板133与前述的源极电极131组成源极结构130，而所形成的漏极接触件142及漏极金属层143与前述的漏极电极组成漏极结构140。在此实施例中，第二介电层151是形成于栅极金属层122与源极场板133之间。如图5所示，源极场板133以从栅极电极121至漏极电极141的方向延伸，其可减缓栅极电极121在靠近漏极电极141的侧边的电场梯度。本发明的一些实施例所提供的半导体结构100，藉由作为栅极场板的栅极金属层122与源极场板133的配置，可更加有效地降低栅极结构120遭受高电场的风险。

在一些实施例中，第二介电层151的材料可选自前述用于形成第一介电层150的材料。源极接触件132、源极场板133、漏极接触件142、以及漏极金属层143的材料与形成方法大抵相同于栅极金属层122，故此处不再赘述。值得注意的是，虽然本发明实施例仅绘示出单层第二介电层151与单层源极场板133，但本发明实施例并不局限于此。第二介电层151与源极场板133的膜层数量可根据产品设计而调整。另一方面，在图5中所绘示的源极场板133的长度仅为例示性的，其亦可根据产品设计而调整。

图6绘示出例示性半导体结构100的剖面示意图。相较于图5，图6所示的半导体结构100更包含形成于源极场板133与漏极金属层143之上的第三介电层152、源极金属层134、以及漏极金属层144。在一些实施例中，第三介电层152的材料可选自前述用于形成第一介电层150、第二介电层151的材料。源极金属层134、漏极金属层144的材料与形成方法大抵相同于栅极金属层122、源极接触件132、源极场板133、漏极接触件142、以及漏极金属层143，故此处不再赘述。值得注意的是，虽然本发明实施例仅绘示出单层第三介电层152、单层源极金属层134、以及单层漏极金属层144，但本发明实施例并不局限于此。第三介电层152、源极金属层134、以及漏极金属层144的膜层数量可根据半导体结构100的电路布局而调整。

根据本发明的一些实施例，图6所示的半导体结构100是藉由接近化合物半导体层115(例如阻挡层113)表面且低于栅极电极121的顶面的栅极金属层122的部分作为栅极场板，来降低栅极结构115遭受高电场的风险。上述栅极金属层122的部分与阻挡层133的表面的距离d4，主要是利用半导体结构100的形成过程中的第二刻蚀步骤来调整。因此，可在不增加额外工艺成本的情况下，藉由所形成的栅极金属层122来改善半导体结构100的漏电流并提升击穿电压，以允许半导体结构100应用于高电压操作。

另一方面，图7是根据本发明的其他实施例，绘示出例示性半导体结构700的剖面示意图。上述实施例所提供的栅极场板与源极场板的配置，并不局限于图1至图6中所绘示的半导体结构100。举例来说，上述配置亦可应用于图7所示的作为金属氧化物半导体场效晶体管(metal-oxide-semiconductorfield-effecttransistor，mosfet)的半导体结构700。

如图7所示，半导体结构700的衬底710包含与源极结构730接触的源极区731以及与漏极结构740接触的漏极区741，并且半导体结构700的栅极结构720更包含设置于栅极电极721与衬底710之间的栅极介电层723。根据本发明的一些实施例，栅极电极721、栅极金属层722、栅极介电层723、以及栅极间隔物724组成栅极结构720。源极电极732、源极场板733、以及源极金属层732组成源极结构730。漏极电极742与漏极金属层743、744组成漏极结构740。

半导体结构700的形成包含提供衬底710、形成栅极结构720于衬底710上、以及在衬底710中形成源极区731与漏极区741于栅极结构720的两侧。在一些实施例中，衬底710可为半导体基板，例如：硅基板，但本发明实施例并非以此为限。举例而言，衬底亦可为元素半导体(elementalsemiconductor)，包含：锗(germanium)。在其他实施例中，衬底也可以是绝缘层上覆半导体(semiconductoroninsulator)基板，上述绝缘层覆半导体基板可包含底板、设置于底板上的埋藏氧化层、及设置于埋藏氧化层上的半导体层。此外，衬底710可为n型或p型导电类型。

在一些实施例中，形成栅极结构720包含形成栅极介电层723于衬底710上、形成栅极电极721于栅极介电层723上、以及形成栅极间隔物724于栅极介电层723与栅极电极721的两侧。在一些实施例中，栅极介电层723的材料可包含氧化硅、氮化硅、氮氧化硅、高介电常数(high-k)的介电材料、前述的组合或其它合适的介电材料。在一些实施例中，栅极介电层723可藉由热氧化法(thermaloxidation)、化学气相沉积法(chemicalvapordeposition，cvd)、或原子层沉积(atomiclayerdeposition，ald)来形成。栅极电极721的材料可包含金属硅化物、非晶硅、多晶硅、一或多种金属、金属氮化物、导电金属氧化物、前述的组合或其他合适的导电材料。导电材料层可藉由化学气相沉积法(cvd)、溅射(sputtering)、电阻加热蒸发法、电子束蒸发法、或其它合适的沉积方式形成。

半导体结构700的形成更包含执行离子注入工艺以将适当的掺质分别注入至衬底710中而形成源极区731与漏极区741。在一些实施例中，源极区731与漏极区741为包含n型掺质(例如：氮、磷、砷、锑、铋、其他适当的掺质或上述的组合)的n型掺杂区。在其他实施例中，源极区731与漏极区741为包含p型掺质的p型掺杂区(例如：硼、铝、镓、铟、铊、其他适当的掺质或上述的组合)。所形成的源极区731将与后续所形成的源极结构730(例如源极接触件732)接触，而所形成的漏极区741将与后续所形成的漏极结构740(例如漏极接触件742)接触。根据本发明的一些实施例，在形成栅极电极721、源极区731、以及漏极区741之后，可接续上述图2至图5的形成步骤来形成如图7所示的半导体结构700，故此处不再赘述。

综上所述，本发明实施例所提供的半导体结构，是利用接近衬底表面且低于栅极电极的顶面的栅极金属层作为栅极场板来降低栅极结构遭受高电场风险的配置。上述配置除了可应用于高电子迁移率晶体管(hemt)及金属氧化物半导体场效晶体管(mosfet)的半导体结构之外，亦可应用于其他类型的高压集成电路元件。本发明实施例利用半导体结构的形成过程中的第二刻蚀步骤(即过刻蚀步骤)来调整上述栅极金属层与衬底表面的距离，使得栅极金属层接近衬底的表面而不与其接触。因此，可在不增加额外工艺成本的情况下，藉由所形成的栅极金属层来改善半导体结构的漏电流并提升击穿电压，以允许半导体结构应用于高电压操作。

以上概述数个实施例，以便在本发明所属技术领域中的技术人员可以更理解本发明实施例的观点。在本发明所属技术领域中的技术人员应该理解，他们能以本发明实施例为基础，设计或修改其他工艺和结构，以达到与在此介绍的实施例相同的目的及/或优势。在本发明所属技术领域中的技术人员也应该理解到，此类等效的工艺和结构并无悖离本发明的精神与范围，且他们能在不违背本发明的精神和范围之下，做各式各样的改变、取代和替换。