形成集成式组合件的方法与流程

形成具有沿着半导体柱的侧壁表面的导电材料的集成式组合件的方法。

背景技术：

集成电路可包含垂直延伸的半导体材料柱。此些柱可布置成阵列。阵列可视为包括行及列，其中列与行交叉。

柱可并入到晶体管中。晶体管可包括沿着柱的导电栅极。导电字线可沿着阵列的行延伸，且可与晶体管的导电栅极电耦合。在一些应用中，晶体管可与电荷存储装置(例如，电容器)耦合，且借此并入到动态随机存取存储器(dram)的存储器单元中。

除dram之外，晶体管还可用于其它存储器中，且作为对存储器的替代或除存储器之外，晶体管还可用于其它应用中，例如传感器、逻辑等。

集成电路制作的持续目标是增加集成密度，且相关联目标是将装置按比例缩小到越来越小的尺寸。开发用于制作晶体管的经改善方法及开发包括此类晶体管的新的架构将是合意的。

技术实现要素：

在一个方面中，本申请案提供一种形成集成式组合件的方法，其包括：提供具有沿着第一方向延伸的间隔开的导电线且具有轨道的结构，所述轨道位于所述导电线上方且沿着与所述第一方向交叉的第二方向延伸；所述轨道中的每一者包括通过绝缘材料的介入区彼此间隔开的半导体材料的柱；所述轨道通过介入空间彼此横向上间隔开；所述轨道具有沿着所述空间的侧壁表面；所述柱具有上部分段、中间分段及下部分段；沿着所述轨道的所述侧壁表面形成衬里，所述衬里包括第一材料；在所述衬里上方形成第二材料；移除所述衬里的第一区段以在所述第二材料与所述轨道的所述侧壁表面之间形成间隙；所述衬里的第二区段保留于所述间隙下方；及在所述间隙内形成导电材料；所述导电材料配置为沿着所述第二方向延伸的导电线；所述导电线沿着所述柱的所述中间分段。

在另一方面中，本申请案进一步提供一种形成集成式组合件的方法，其包括：提供具有半导体材料的第一面板及绝缘材料的第二面板的结构；所述第一与第二面板沿着第一方向延伸且沿着与所述第一方向交叉的第二方向彼此交替；形成延伸到所述结构中的沟槽；所述沟槽沿着所述第二方向延伸；所述沟槽将所述结构的上部部分形成为轨道；所述轨道包括所述半导体材料的柱；所述沟槽的内部表面包含所述轨道的侧壁表面；所述柱具有上部分段、中间分段及下部分段；形成在所述轨道上方且沿着所述沟槽的所述内部表面延伸的第一材料；所述第一材料形成沿着所述轨道的所述侧壁表面延伸的衬里；在所述第一材料上方且在所述沟槽内形成第二材料；相对于所述第一材料选择性地移除所述第二材料的一部分以使所述第二材料的上部表面凹陷；移除所述衬里的第一区段以在所述第二材料与所述轨道的所述侧壁表面之间形成间隙；所述衬里的第二区段保留于所述间隙下方；及在所述间隙内形成导电材料；所述导电材料配置为沿着所述第二方向延伸的导电线；所述导电线包括沿着所述柱的所述中间分段的晶体管栅极。

在又一方面中，本申请案进一步提供一种形成集成式组合件的方法，其包括：提供具有半导体材料的第一面板及绝缘材料的第二面板的结构；所述第一与第二面板沿着第一方向延伸且沿着与所述第一方向交叉的第二方向彼此交替；所述半导体材料的面板位于沿着所述第一方向延伸的导电线上方；形成延伸到所述结构中的沟槽；所述沟槽沿着所述第二方向延伸；所述沟槽将所述结构的上部部分形成为轨道；所述轨道包括所述半导体材料的柱；所述柱通过所述轨道内的介入绝缘区彼此间隔开；所述沟槽的内部表面包含所述轨道的侧壁表面及沿着所述轨道之间的空间的底部表面；所述第一面板的所述半导体材料的下部部分保留于所述轨道及所述沟槽下方，且配置为在所述沟槽及所述柱下方通过的半导体材料线；所述半导体材料线及所述导电线一起形成沿着所述第一方向延伸的数字线；所述柱具有上部分段、下部分段及中间分段；所述上部及下部分段分别包括第一及第二源极/漏极区，且所述中间分段包括沟道区；下部源极/漏极区与所述数字线耦合；形成第一材料的衬里，其中所述衬里在所述轨道上方且沿着所述轨道的所述侧壁表面延伸；在所述轨道上方且在所述沟槽内形成第二材料，所述第二材料形成于所述衬里上方；形成延伸跨越所述第一及第二材料的经平面化表面；使所述沟槽内的所述第二材料的上部表面凹陷；移除所述衬里的第一区段以在所述第二材料与所述轨道的所述侧壁表面之间形成间隙；所述衬里的第二区段保留于所述间隙下方；及在所述间隙内形成导电材料；所述导电材料包含于沿着所述第二方向延伸的字线内；所述字线沿着所述柱的所述沟道区。

附图说明

图1是在实例性过程阶段处实例性组合件的图解性三维视图。

图2到4是图1的组合件的二维视图。图2是图解性俯视图。图3是沿着图2及4的线3-3的图解性横截面侧视图。图4是沿着图2及3的线4-4的图解性横截面侧视图。

图5到7是在图2到4的实例性处理阶段之后的实例性处理阶段处图2到4的组合件的视图。图5是图解性俯视图。图6是沿着图5及7的线6-6的图解性横截面侧视图。图7是沿着图5及6的线7-7的图解性横截面侧视图。

图8到15是在图6的实例性处理阶段之后的实例性处理阶段处沿着与图6相同的横截面的图解性横截面侧视图。

图16是实例性存储器阵列的区的示意图。

图17是在类似于图6的实例性处理阶段的实例性处理阶段处展示的替代实例性组合件的沿着与图6相同的横截面的图解性横截面侧视图。

图18到21是在可跟在图17的实例性处理阶段之后的实例性处理阶段处展示的图17的实例性组合件的图解性横截面侧视图。

图22及23是可跟在图12的过程阶段之后的实例性过程阶段的图解性横截面侧视图。

图24到26是可跟在图13的过程阶段之后的实例性过程阶段的图解性横截面侧视图。

图27是可跟在图14的过程阶段之后的实例性过程阶段的图解性横截面侧视图。

图28是可跟在图14的过程阶段之后的实例性过程阶段的图解性横截面侧视图。

图29到31是可跟在图28的过程阶段之后的实例性处理阶段的图解性横截面侧视图。

图32是可跟在图11的过程阶段之后的实例性过程阶段的图解性横截面侧视图。

图33及34是可跟在图32的过程阶段之后的实例性过程阶段的图解性横截面侧视图。

具体实施方式

一些实施例包含其中将第一材料衬里形成为介于半导体材料柱与额外材料之间的方法。移除所述衬里的上部区段以在所述衬里的剩余下部区段上方留下间隙。在所述间隙内形成导电材料且将其图案化成字线。随后可以或可以不移除所述额外材料，且随后可以或可以不移除所述衬里的所述下部区段。参考图1到34描述实例性实施例。

参考图1，组合件(即，构造)10包括由基底12支撑的结构14。基底12可包括半导体材料，且可(举例来说)包括单晶硅、基本上由单晶硅组成，或由单晶硅组成。基底12可称为半导体衬底。术语“半导体衬底”意指包括半导电材料的任何构造，所述半导电材料包含(但不限于)块体半导电材料，例如半导电晶片(单独的或处于包括其它材料的组合件中)，以及半导电材料层(单独的或处于包括其它材料的组合件中)。术语“衬底”是指任何支撑结构，包含(但不限于)上文所描述的半导体衬底。在一些应用中，基底12可对应于含有一或多种与集成电路制作相关联的材料的半导体衬底。此类材料可包含(举例来说)耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。在衬底12与结构14之间提供有间隙以指示在基底12与结构14之间可存在其它材料、电路等。举例来说，在结构14与基底12之间可提供有绝缘材料。

结构14包括沿着第一方向延伸的多个导电线16，其中第一方向由轴5图解性地指示。在一些实施例中，导电线16可并入到数字线中。

导电线16包括导电材料17。此导电材料可包括任何适合导电组合物，且在一些实施例中可(举例来说)包含以下各项中的一或多者：各种金属(例如，钛、钨、钴、镍、钌、铂等)，含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。

第一面板18直接位于导电线16上方且沿着轴5的第一方向延伸。第二面板20邻近于第一面板18。第一面板18与第二面板20沿着第二方向彼此交替，其中第二方向由轴7图解性地图解说明。由轴7表示的第二方向与由轴5表示的第一方向交叉。在一些实施例中，由轴7表示的第二方向可大体上正交于由轴5表示的第一方向，其中术语“大体上正交”意指在制作及测量的合理公差内正交。

第一面板18包括半导体材料22，且第二面板20包括绝缘材料24。

半导体材料22可包括任何适合组合物，且在一些实施例中可包括硅、锗、iii/v族半导体材料(例如，磷化镓)、半导体氧化物等中的一或多者、基本上由所述一或多者组成，或由所述一或多者组成，其中术语iii/v族半导体材料是指包括选自周期表的iii族及v族的元素(其中iii族及v族是旧的命名法，且现在称为13族及15族)的半导体材料。在一些实施例中，半导体材料22可包括硅、基本上由硅组成，或由硅组成。所述硅可包括任何适合结晶配置，且在一些实施例中可为单晶硅、多晶硅等。

绝缘材料24可包括任何适合组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。

面板18及20可表示在集成电路的制作期间跨越结构14形成的大量面板。举例来说，所述面板可表示在集成式存储器(例如，dram)的制作期间利用的大量面板。

保护性材料26形成于结构14上方，且具体来说形成于第一面板18及第二面板20上方。保护性材料26可包括任何适合组合物，且在一些实施例中可包括氮化硅、基本上由氮化硅组成，或由氮化硅组成。保护性材料26可包括任何适合厚度，且在一些实施例中可包括从约200埃到约500的范围内的厚度。保护性材料26可对应于可选硬掩模。

第一面板18的半导体材料22细分为三个部分(即，分段)28、30及32。提供虚线来图解性地指示所述三个部分之间的大致边界。顶部部分28及底部部分32可经适当掺杂以并入到垂直晶体管的源极/漏极区中(例如，可用导电率增强型掺杂剂掺杂为至少约10²¹原子/立方厘米的浓度)，且中间部分30可经适当掺杂以并入到垂直晶体管的沟道区中(且在一些实施例中可不掺杂，或本征地掺杂)。部分28、30及32可在图1的所展示组合件10内掺杂，或者部分28、30及32中的至少一者可在后续过程阶段处掺杂。

绝缘材料34位于面板18及20下方。绝缘材料34可包括任何适合组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。绝缘材料34可在一些实施例中包括与绝缘面板20相同的组合物，且可在其它实施例中包括相对于绝缘面板20不同的组合物。

图1的组合件10可用任何适合处理来制作。所属领域的技术人员将认识到用于制作此组合件的适合方法。

图1的三维视图有助于解释面板18与20之间的关系及结构14与下伏基底12之间的关系。然而，本发明的方法可较容易地使用二维视图而非用三维视图来描述。因此，提供图2到4以用二维视图来图解说明构造10。图2展示构造10的俯视图，且图3及4分别展示沿着图2的线3-3及4-4的横截面侧视图。图2到4中(或之后的其它二维视图中的任一者中)未展示下伏基底12以便简化图式，但应理解可提供适当基底以支撑所图解说明的结构。

参考图5-7，沟槽36、38、40及42经形成为延伸穿过保护性材料26且延伸到结构14中。所述沟槽可用任何适合处理来形成。举例来说，可利用经图案化掩模(未展示)来界定沟槽的位置，且接着可用一或多个适合蚀刻形成沟槽。随后可移除掩模以留下图5到7的构造。所述沟槽可全部具有彼此约相同的宽度(如所展示)，或者所述沟槽中的至少一者可具有相对于所述沟槽中的至少另一者大体上不同的宽度(如下文参考图17到21所描述)。所述沟槽可用任何适合处理来形成。举例来说，可利用经图案化掩模(未展示)来界定沟槽的位置，且接着可用一或多个适合蚀刻形成沟槽。随后可移除掩模以留下图5-7的构造。

沟槽36、38、40及42可表示在集成电路的制作期间跨越结构形成的大量沟槽。举例来说，所述沟槽可表示在集成式存储器的制作期间利用的大量沟槽。

沟槽36、38、40及42沿着轴7的第二方向延伸。结构14的上部部分与此上部部分上方的保护性材料26一起经图案化成轨道44，其中此些轨道沿着轴7的第二方向延伸。图7的横截面沿着轨道44中的一者。轨道内的半导体材料22配置为垂直延伸的柱46。轨道44中的每一者内的柱46通过包括绝缘材料24的绝缘区48而彼此间隔开(如图7中所展示)。

沟槽36、38、40及42具有包含轨道44的侧壁表面51且包含底部表面53的内部表面。

半导体材料22的下部部分保留于轨道42以及沟槽36、38、40及42下方，其中此些下部部分配置为在所述沟槽及垂直延伸的柱46下方通过的线50。线50具有与沟槽36、38、40及42的底部表面53共同延伸的上部表面；且图7中图解性地图解说明此些表面53的大致位置以帮助读者将相对于图7的横截面图在页面中及页面外延伸的线50视觉化。线50经导电掺杂，且在一些实施例中可视为数字线16的额外部分。

轨道44可视为通过介入空间52彼此横向上间隔开，其中此些空间对应于沟槽36、38、40及42。

在所图解说明的实施例中，柱46中的每一者包括以下分段：包括源极/漏极区28的下部分段60、包括源极/漏极区32的上部分段64，及包括沟道区30的中间分段62。分段60、62及64可以或可以不在图5到7的处理阶段处掺杂。在所展示的实施例中，分段60、62及64经适当掺杂以包含源极/漏极区28及32以及沟道区30。下部源极/漏极区28与数字线16电耦合。

用多个视图展示上文所描述的处理步骤(具体来说，用图1到4的视图展示第一步骤，且用图5到7的视图展示第二步骤)。提供所述多个视图来帮助读者理解上文所描述的组合件内的三维关系。将仅用单个视图描述剩余过程阶段(具体来说，沿着图3及6中所展示的相同横截面的视图)，因为此些单个视图将足以传达本文中所描述的本发明的相关组件。

参考图8，展示在图6的处理阶段之后的处理阶段处的构造10。电介质材料66经形成为在轨道44上方且沿着沟槽36、38、40及42的内部表面延伸。电介质材料66可对应于栅极电介质材料。在一些实施例中，电介质材料66可包括高k电介质材料(其中术语高k意指介电常数大于二氧化硅的介电常数)、低k电介质材料(其中术语低k意指介电常数小于氧化硅的介电常数)，及/或可包括二氧化硅。在一些实施例中，电介质材料66可包括氧化铝、氧化铪、氧化锆、二氧化硅等中的一或多者，基本上由所述一或多者组成，或由所述一或多者组成。电介质材料66可形成为任何适合厚度，例如，从约10到约100的范围内的厚度。

第一材料68形成于电介质材料66上方，且经形成为在轨道44上方且沿着沟槽36、38、40及42的内部表面延伸。第一材料68可视为配置为衬里70。第一材料68可形成为任何适合厚度，例如，从约30到约50纳米(nm)的范围内的厚度。

第一材料68可包括任何适合组合物。在一些实施例中，第一材料68是完全牺牲的，且因此可包括具有所要蚀刻性质的任何组合物(其中相对于之后的处理描述此类蚀刻性质)。在其它实施例中，所述第一材料中的至少一些将作为绝缘材料保留在最终构造中。在一些实例性实施例中，材料68是绝缘材料，所述绝缘材料可包括氮化硅、基本上由氮化硅组成，或由氮化硅组成。在一些实例性实施例中，材料68是牺牲材料，所述牺牲材料可包括硅(例如，多晶硅)、基本上由硅组成，或由硅组成，所述硅可以或可以不经导电掺杂。在所述硅经导电掺杂的范围内，此掺杂可用于为所述硅提供所要蚀刻性质而非导电性质。

参考图9，第二材料72形成于衬里70上方(即，第一材料68上方)。第二材料72可包括任何适合组合物。在一些实施例中，第二材料72是完全牺牲的，且因此可包括具有所要蚀刻性质的任何组合物(其中相对于之后的处理描述此类蚀刻性质)。在其它实施例中，第二材料72中的至少一些将作为绝缘材料保留在最终构造中。在一些实例性实施例中，材料72是绝缘材料，所述绝缘材料可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。

第二材料72在轨道44上方且在沟槽36、38、40及42内延伸。

参考图10，利用平面化来从轨道44上方移除第二材料72，且形成延伸跨越第一材料68及第二材料72的经平面化表面73。平面化可利用任何适合处理，包含(举例来说)化学-机械抛光(cmp)。替代地，平面化可由一或多个适合蚀刻代替。

参考图11，利用相对于第一材料68选择性针对第二材料72的蚀刻来使第二材料72凹陷。出于理解本发明及所附权利要求书的目的，如果蚀刻相比于第二材料更快速地移除第一材料，那么将所述蚀刻视为相对于第二材料选择性针对第一材料，此可包含(但不限于)相对于第二材料100％选择性针对第一材料的蚀刻。

蚀刻第二材料72会使沟槽36、38、40及42内的第二材料72的上部表面71凹陷。

参考图12，衬里70的部分经移除以在第二材料72与轨道44的侧壁表面51之间形成间隙74。在一些实施例中，图12的处理可视为移除衬里70的第一区段以形成间隙74，而留下衬里70的第二区段76保留于间隙74下方。在所展示的实施例中，衬里70的第二区段76沿着轨道44之间的介入空间52的底部表面53延伸，且还部分地沿所述轨道的侧壁表面51向上延伸。

在所展示的实施例中，利用相对于电介质材料66及第二材料72选择性针对第一材料68的蚀刻移除第一材料68。

电介质材料66沿着间隙74暴露。经暴露电介质材料66可沿着轨道44的侧壁表面51保留以最终作为栅极电介质材料并入到垂直延伸的晶体管中。替代地，可修改沿着侧壁表面51的区以形成适合于并入到垂直延伸的晶体管中的经改善电介质材料。举例来说，可移除且用额外电介质材料替换在间隙74内暴露的电介质材料66中的至少一些(如参考图22及23所展示及描述)。另外及/或替代地，可处理在间隙74内暴露的电介质材料66以改善所述电介质材料的表面特性及/或总体质量。所述处理可包括热处理及/或任何其它适合处理。作为另一实例，电介质材料66可沿着间隙74保留，且可在电介质材料66上方沉积额外电介质材料以提供适合于用作栅极电介质的经改善电介质区。

参考图13，导电材料78形成于轨道44上方以及沟槽36、38、40及42内。导电材料78填充间隙74。

导电材料78可包括任何适合导电组合物，例如以下各项中的一或多者：各种金属(例如，钛、钨、钴、镍、铂、钌等)，含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。在一些实施例中，导电材料78可包括金属(例如，可包括钛、钨、氮化钛、氮化钨等中的一或多者)。

参考图14，导电材料78经图案化以将所述导电材料形成为沿着轨道44延伸(即，相对于图14的横截面图在页面中及页面外延伸)的导电线80。此些导电线可视为沿着上文参考图1到7所描述的轴7的第二方向延伸。导电线80包括沿着沟道区30(即，沿着垂直延伸的柱46的中间分段62)的晶体管栅极。导电线80与沟道区30重叠，且可以或可以不和所述沟道区与邻近源极/漏极区28及32之间的界面重叠。

导电线80可并入到相对于图14的横截面图在页面中及页面外延伸的字线中。柱46的任一侧上的导电线80可共同由单个字线包括。举例来说，所图解说明的导电线80展示为并入到字线wl1、wl2、wl3，wl4及wl5中。

参考图15，从上部源极/漏极区32上方移除保护性材料26(图14)以暴露此些区。随后，上部源极/漏极区32与电荷存储装置82耦合。所述电荷存储装置图解说明为电容器，但应理解，装置82可为任何适合电荷存储装置。在其中装置82是电容器的所展示的实施例中，此些电容器具有与上部源极/漏极区32耦合的第一节点，且具有与参考电压84耦合的第二节点。此参考电压可为接地或任何其它适合参考电压。

额外绝缘材料85形成于导电线80及绝缘材料72上方。额外绝缘材料85可包括任何适合组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。

图15的数字线16可视为可与存储器阵列相关联的许多数字线的代表性实例，且图解说明为数字线dl1。数字线dl1沿着对应于图1的轴5的方向的第一方向延伸。字线wl1到wl5可视为可与存储器阵列相关联的许多字线的代表性实例。所述字线沿着对应于图1的轴7的方向的第二方向延伸。柱46内的区28、30及32可视为由垂直晶体管86包括，所述垂直晶体管由沿着字线wl1到wl5的栅极门控。垂直晶体管86与电荷存储装置82一起可视为形成存储器阵列90(例如，dram阵列)的存储器单元88。

图16示意性地图解说明实例性dram阵列90的区。此区包括多个存储器单元88，其中所述存储器单元中的每一者包含电容器82及晶体管86。存储器阵列的所图解说明的区包括两个数字线(dl1及dl2)及两个字线(wl1及wl2)以及四个存储器单元。应理解，存储器阵列可具有任何适合数目个字线、数字线及存储器单元。

上文参考图1到16所描述的处理的优点可包含所述处理可特别适合于具有极高纵横比的沟槽(即，适合于制作高度集成式架构)。具体来说，在利用常规制作技术来在高纵横比沟槽中形成字线时可发生的问题是来自邻近字线的导电材料将跨越沟槽的底部短接。图1到15的方法可通过提供沿着沟槽的底部的衬里区段76以借此维持沿着沟槽的相对侧形成的字线组件之间的所要间隔及电隔离而减轻此问题。另一优点是，在一些实施例中，间隙74可视为界定沿着垂直延伸的柱46提供的导电线80的纵横比，这可使得导电线80能够跨越多个柱形成为共同厚度，即使在其中柱之间的沟槽具有相当不同的纵横比的应用中也如此。参考图17到21更详细地描述此优点。

参考图17，展示类似于上文参考图6所描述的过程阶段的过程阶段处的构造10。沟槽36、38及40经形成为延伸到半导体材料22中。沿着图17的横截面，沟槽40具有比沟槽36及38大的宽度。此在一些实施例中可为有目的所为，或者可由在图案化及/或蚀刻期间的非所要误差导致。可难以用常规处理在具不同宽度的沟槽内形成所要栅极结构。相比来说，本发明的方法可在沟槽36、38及40中的所有者内形成所要栅极结构，而无论此些沟槽当中宽度上的差异如何；如下文在后续图中展示。

沟槽36、38及40的内部区具有侧壁表面51及底部表面53。

参考图18，展示在图17的处理阶段之后且类似于图10的处理阶段的处理阶段处的构造10。电介质材料66形成于轨道44上方以及沟槽36、38及40内。第一材料68形成于电介质材料66上方，且第二材料72形成于第一材料68上方。随后，经平面化表面73经形成为延伸跨越材料68及72。

参考图19，展示在图18的处理阶段之后且类似于图11的处理阶段的处理阶段处的构造10。第二材料72的上部表面71在沟槽36、38及40内凹陷。

参考图20，展示在图19的处理阶段之后且类似于图12的处理阶段的处理阶段处的构造10。第一材料68的一部分经移除以在第二材料72与轨道44的侧壁表面51之间形成间隙74。衬里70的第二区段76保留于间隙74下方且沿着沟槽36、38及40的底部表面53。

参考图21，展示在图20的处理阶段之后且类似于图14的处理阶段的处理阶段处的构造10。导电材料78形成于间隙74内且经图案化成导电线80。导电线80全部为彼此约相同的横向厚度，即使所述导电线中的一些形成于宽沟槽40内而所述导电线中的其它者形成于较窄沟槽36及38内也如此。此是具有用于界定导电线的宽度的间隙74的优点，因为此间隙将具有彼此约相同的宽度，而无论所述间隙是形成于宽沟槽还是窄沟槽内(即，间隙74的宽度独立于所述间隙形成于其中的沟槽的横向宽度)。所述间隙被指示为具有“彼此约相同的宽度”，其中术语“约相同”意指在制作及测量的合理公差内是相同的。

导电线80包括沿着沟道区30的晶体管栅极且并入到字线wl1、wl2、wl3及wl4中。在后续处理中，图21的构造10可并入到上文参考图15及16所描述的类型的存储器阵列中。举例来说，上部源极/漏极区32可与类似于上文参考图15所描述的装置82的适当电荷存储装置耦合。

在一些实施例中，可在形成导电线80之前替换电介质材料66中的至少一些。举例来说，图22展示可跟在图12的处理阶段之后的处理阶段处的构造10。用不同电介质材料92替换已经在图12的过程阶段处在轨道44上方及间隙74内暴露的电介质材料66。电介质材料92可包括适合于用作晶体管装置内的栅极电介质的任何适合组合物，且在一些实施例中可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。

参考图23，展示在图22的处理阶段之后且类似于图14的处理阶段的处理阶段处的构造10。导电材料78形成于间隙74内且经图案化成导电线80。

导电线80包括沿着沟道区30的晶体管栅极且并入到字线wl1到wl5中。在后续处理中，图23的构造10可并入到上文参考图15及16所描述的类型的存储器阵列中。举例来说，上部源极/漏极区32可与类似于上文参考图15所描述的装置82的适当电荷存储装置耦合。

在一些实施例中，类似于上文所论述的处理的处理可用于形成其中具有两种或多于两种导电材料的字线。所述导电材料可具有相对于彼此不同的功函数，这可使得能够针对特定应用定制字线。

图24展示可跟在图13的处理阶段之后的处理阶段处的构造10。使导电材料78凹陷，使得此导电材料位于间隙74的下部区内，从而留下所述间隙的未填充的上部区保留于此些下部区上方。

参考图25，展示在图24的处理阶段之后的处理阶段处的构造10。第二导电材料94形成于轨道44上方以及沟槽36、38、40及42内。第二导电材料94在第一导电材料78上方填充间隙74的上部区。导电材料94可包括任何适合导电组合物，例如以下各项中的一或多者：各种金属(例如，钛、钨、钴、镍、铂、钌等)，含金属组合物(例如，金属硅化物、金属氮化物、金属碳化物等)，及/或导电掺杂半导体材料(例如，导电掺杂硅、导电掺杂锗等)。在一些实施例中，导电材料94可包括金属(例如，可包括钛、钨、氮化钛、氮化钨等中的一或多者)，且可具有不同于导电材料78的组合物(及不同功函数)。

参考图26，导电材料78及94经图案化以形成导电线80；其中导电线80中的每一者包括材料78及94两者。导电线80包括沿着沟道区30的晶体管栅极且并入到字线wl1到wl5中。在后续处理中，图26的构造10可并入到上文参考图15及16所描述的类型的存储器阵列中。举例来说，上部源极/漏极区32可与类似于上文参考图15所描述的装置82的适当电荷存储装置耦合。

在一些实施例中，可在形成导电线80之后移除第二材料72。举例来说，图27展示可跟在图14的处理阶段之后的处理阶段处的构造10。已从沟槽36、38、40及42内移除第二材料72(图14)。在图27的实施例中，材料72是牺牲材料。材料72可包括任何适合组合物。在一些实施例中，牺牲材料72可包括硅(例如，多晶硅)、基本上由硅组成，或由硅组成，所述硅可以或可以不经掺杂。在一些实施例中，牺牲材料72可包括二氧化硅、基本上由二氧化硅组成，或由二氧化硅组成。

图27的导电线80包括沿着沟道区30的晶体管栅极且并入到字线wl1到wl5中。在后续处理中，图27的构造10可并入到上文参考图15及16所描述的类型的存储器阵列中。举例来说，上部源极/漏极区32可与类似于上文参考图15所描述的装置82的适当电荷存储装置耦合。

在一些实施例中，可在形成导电线80之后移除衬里70的第二区段76。参考图28到31描述此类实施例的实例。

图28展示可跟在图14的处理阶段之后的处理阶段处的构造10。在图28的实施例中，第一材料68可包括硅(例如，多晶硅)、基本上由硅组成，或由硅组成，所述硅可以或可以不经掺杂。保护性材料96形成于轨道44上方以及沟槽36、38、40及42内。保护性材料96可包括任何适合组合物，且在一些实施例中可包括氮化硅、基本上由氮化硅组成，或由氮化硅组成。

参考图29，保护性材料96经图案化成位于导电线80上方的间隔件98。在所展示的实施例中，间隔件98具有延伸到间隙74中的底部区。

参考图30，从沟槽36、38、40及42内移除第二材料72(图29)；且在所展示的实施例中，在利用间隔件98来保护导电线80的上部表面的同时移除所述第二材料。

参考图31，从导电线80下面移除第一材料68(展示于图30中)。图31的导电线80包括沿着沟道区30的晶体管栅极且并入到字线wl1到wl5中。在后续处理中，图31的构造10可并入到上文参考图15及16所描述的类型的存储器阵列中。举例来说，上部源极/漏极区32可与类似于上文参考图15所描述的装置82的适当电荷存储装置耦合。在一些实施例中，在从图31的构造形成的存储器阵列中，空气间隙可保留于沟槽的下部区中导电线80下面。此些空气间隙可有利地对应于可减轻相邻导电结构之间的潜在电容性耦合的低电容率(即，低介电常数)区。

在一些实施例中，在于间隙74内形成导电材料78之前减小第二材料72的高度可为有利的。此可特别适用于其中沟槽具有极高纵横比的应用。参考图32到34描述其中在形成导电材料78之前使第二材料72凹陷到沟槽36、38、40及42中的实例性实施例。

图32展示可跟在图11的过程阶段之后的过程阶段处的构造10。使第二材料72的上部表面71凹陷到图11中所展示的水平面下面的水平面，且接着移除第一材料68的部分以形成间隙74。在一些实施例中，侧壁表面51可视为具有间隙74上面的第一部分97且具有所述间隙内的第二部分99。

参考图33，展示在图32的处理阶段之后且类似于图13的处理阶段的处理阶段处的构造10。导电材料78形成于轨道44上方以及沟槽36、38、40及42内。导电材料78完全填充间隙74且沿着所述轨道的侧壁表面的第一部分97延伸。

参考图34，展示在图33的处理阶段之后且类似于图14的处理阶段的处理阶段处的构造10。导电材料78经图案化成导电线80。在所图解说明的实施例中，导电线80中的每一者包含沿着侧壁表面51的第一部分97的区100及沿着侧壁表面51的第二部分99的另一区102。导电线80的区100对应于此些导电线的上部部分，且可视为对应于字线wl1到wl5的上部部分。导电线80的区102对应于此些导电线的下部部分，且可视为对应于字线wl1到wl5的下部部分。在所展示的实施例中，区100具有第一厚度t1，且区102具有第二厚度t2；其中所述第一厚度大于所述第二厚度(即，字线wl1到wl5的上部部分比此些字线的下部部分横向上厚)。在一些实施例中，厚度t1可比厚度t2大至少约30％。

在一些应用中，图33及34实施例的可视为对应于其中导电材料78沿着间隙74上面的轨道44的分段形成以及在所述间隙内形成且接着经图案化成包含间隙74上面的导电材料78的区以及所述间隙内的所述导电材料的区的字线wl1到wl5的实施例。相比来说，图13及14的实施例具有沿着间隙74上面的轨道44的分段以及在所述间隙内形成的导电材料78，但接着从所述间隙上面移除所述导电材料整体使得字线wl1到wl5仅包括保留于间隙74内的导电材料78。

图32到34的实施例可特别适用于具有极高纵横比的沟槽，其中形成图12的长间隙74可为具挑战性的。

图34的构造10可并入到上文参考图15及16所描述的类型的存储器阵列中。举例来说，上部源极/漏极区32可与类似于上文参考图15所描述的装置82的适当电荷存储装置耦合。

上文所论述的组合件及结构可用于集成电路内(其中术语“集成电路”意指由半导体衬底支撑的电子电路)，且可并入到电子系统中。此类电子系统可用于(举例来说)存储器模块、装置驱动器、电力模块、通信调制解调器、处理器模块以及专用模块中，且可包含多层、多芯片模块。所述电子系统可为广泛范围的系统(例如，相机、无线装置、显示器、芯片集、机顶盒、游戏装置、照明装置、交通工具、时钟、电视、移动电话、个人计算机、汽车、工业控制系统、飞机等)中的任一者。

除非另有规定，否则本文中所描述的各种材料、物质、组合物等可利用现在已知或尚有待于开发的任何适合方法(包含(举例来说)原子层沉积(ald)、化学气相沉积(cvd)、物理气相沉积(pvd)等)而形成。本文中所描述的蚀刻可利用任何适合蚀刻方法，包含(举例来说)干式蚀刻、湿式蚀刻、等离子体蚀刻等。

术语“电介质”及“电绝缘”可用于描述具有绝缘电性质的材料。在本发明中所述术语被视为同义的。在一些例子中利用术语“电介质”且在其它例子中利用术语“绝缘(或“电绝缘”)”可为用以在本发明内提供语言变化，从而在所附权利要求书内简化前置基础，且并非用于指示任何显著化学或电差异。

图式中的各个实施例的特定定向仅出于说明性目的，且可在一些应用中相对于所展示的定向旋转所述实施例。本文中所提供的说明及所附权利要求书涉及在各种特征之间具有所描述关系的任何结构，而无论结构是处于图式的特定定向中还是相对于此定向被旋转。

所附图解说明的横截面图仅展示横截面的平面内的特征，且为了简化图式不展示横截面的平面背后的材料，除非另有指示。

当结构在上文中被称为“位于”另一结构“上”、“邻近”另一结构或“抵靠”另一结构时，其可直接在所述另一结构上或者也可存在介入结构。相比来说，当结构称为“直接位于”另一结构“上”、“直接邻近”另一结构或“直接抵靠”另一结构时，不存在介入结构。

结构(例如，层、材料等)可称为“垂直延伸”以指示结构从下伏基底(例如，衬底)大体上向上延伸。垂直延伸的结构可相对于基底的上部表面大体上正交地延伸，或并非如此。

一些实施例包含一种形成集成式组合件的方法。提供具有沿着第一方向延伸的间隔开的导电线且具有轨道的结构，所述轨道位于所述导电线上方且沿着与所述第一方向交叉的第二方向延伸。所述轨道中的每一者包含通过绝缘材料的介入区彼此间隔开的半导体材料的柱。所述轨道通过介入空间彼此横向上间隔开。所述轨道具有沿着所述空间的侧壁表面。所述柱具有上部分段、中间分段及下部分段。沿着所述轨道的所述侧壁表面形成第一材料衬里。在所述衬里上方形成第二材料。移除所述衬里的第一区段以在所述第二材料与所述轨道的所述侧壁表面之间形成间隙。所述衬里的第二区段保留于所述间隙下方。在所述间隙内形成导电材料。所述导电材料配置为沿着所述第二方向延伸的导电线。所述导电线沿着所述柱的所述中间分段。

一些实施例包含一种形成集成式组合件的方法。提供具有半导体材料的第一面板及绝缘材料的第二面板的结构。所述第一与第二面板沿着第一方向延伸且沿着与所述第一方向交叉的第二方向彼此交替。形成延伸到所述结构中的沟槽。所述沟槽沿着所述第二方向延伸。所述沟槽将所述结构的上部部分形成为轨道。所述轨道包括所述半导体材料的柱。所述沟槽的内部表面包含所述轨道的侧壁表面。所述柱具有上部分段、中间分段及下部分段。提供在所述轨道上方且沿着所述沟槽的所述内部表面延伸的第一材料。所述第一材料形成沿着所述轨道的所述侧壁表面延伸的衬里。在所述第一材料上方且在所述沟槽内形成第二材料。相对于所述第一材料选择性地移除所述第二材料的一部分以使所述第二材料的上部表面凹陷。移除所述衬里的第一区段以在所述第二材料与所述轨道的所述侧壁表面之间形成间隙。所述衬里的第二区段保留于所述间隙下方。在所述间隙内形成导电材料。所述导电材料配置为沿着所述第二方向延伸的导电线。所述导电线包括沿着所述柱的所述中间分段的晶体管栅极。

一些实施例包含一种形成集成式组合件的方法。提供具有半导体材料的第一面板及绝缘材料的第二面板的结构。所述第一与第二面板沿着第一方向延伸且沿着与所述第一方向交叉的第二方向彼此交替。所述半导体材料的面板位于沿着所述第一方向延伸的导电线上方。形成延伸到所述结构中的沟槽。所述沟槽沿着所述第二方向延伸。所述沟槽将所述结构的上部部分形成为轨道。所述轨道包括所述半导体材料的柱。所述柱通过所述轨道内的介入绝缘区彼此间隔开。所述沟槽的内部表面包含所述轨道的侧壁表面及沿着所述轨道之间的空间的底部表面。所述第一面板的所述半导体材料的下部部分保留于所述轨道及所述沟槽下方，且配置为在所述沟槽及所述柱下方通过的半导体材料线。所述半导体材料线及所述导电线一起形成沿着所述第一方向延伸的数字线。所述柱具有上部分段、下部分段及中间分段。所述上部及下部分段分别包括第一及第二源极/漏极区，且所述中间分段包括沟道区。下部源极/漏极区与所述数字线耦合。形成第一材料的衬里。所述衬里在所述轨道上方且沿着所述轨道的所述侧壁表面延伸。在所述轨道上方且在所述沟槽内形成第二材料。所述第二材料形成于所述衬里上方。形成延伸跨越所述第一及第二材料的经平面化表面。在所述沟槽内使所述第二材料的上部表面凹陷。移除所述衬里的第一区段以在所述第二材料与所述轨道的所述侧壁表面之间形成间隙。所述衬里的第二区段保留于所述间隙下方。在所述间隙内形成导电材料。所述导电材料包含于沿着所述第二方向延伸的字线内。所述字线沿着所述柱的所述沟道区。

按照条例，已在语言上关于结构及方法特征更特定或较不特定描述本文中所揭示的标的物。然而，应理解，由于本文中所揭示的手段包括实例性实施例，因此所述权利要求书不限于所展示及所描述的特定特征。因此，所述权利要求书是由字面措辞来提供完整范围，且根据等效内容的教义适当地予以解释。