半导体封装结构和其制造方法与流程

[0001]
本公开涉及半导体封装结构，其包括与第二裸片齐平的第一裸片。特定来说，第一裸片由模制原料包封且第二裸片由底部填充物包封。


背景技术：

[0002]
高速应用裸片(诸如中央处理单元(central processing unit；cpu)或图形处理单元(graphics processing unit；gpu))的封装类型可分类成模制和非模制解决方案。
[0003]
通过使用非模制解决方案，高速应用裸片可在之后的操作中安装到封装上，使得先前操作中的良率损失(诸如非高速应用芯片接合故障、硅插入件焊料凸起故障、衬底上的裸片/插入件或裸片/重新分布层(redistributing layer；rdl)组合故障等)不会涉及高速应用裸片的损失。但是，非模制解决方案的不利方面是封装中的裸片周围没有模制原料，导致热耗散不良且严重影响产品可靠性。
[0004]
通过使用模制解决方案，封装中的裸片可由模制原料包封且获得较佳热耗散环境。但是，在芯片上晶片阶段(即，先前操作)过程中，高速应用裸片必须安装到封装结构上，从而以考虑之后操作而遭受产量损失的后果。


技术实现要素：

[0005]
在一些实施例中，根据本公开的一个方面，半导体封装结构包含衬底、第一半导体裸片、第一介电质、第二半导体裸片以及第二介电质。衬底具有第一表面。第一半导体裸片安置在第一表面上。第一介电质包封第一半导体裸片。第二半导体裸片安置在第一表面上且与第一半导体裸片相邻。第二介电质包封第二半导体裸片。第一介电质与第二介电质接触。第一介电质中的平均填充剂大小基本上大于第二介电质中的平均填充剂大小。
[0006]
在一些实施例中，根据本公开的一个方面，半导体封装结构包含第一半导体裸片、第二半导体裸片以及第二介电质。第一半导体裸片安置在衬底的第一侧上。第二半导体裸片安置在衬底上且与第一半导体裸片相邻。第二半导体裸片安置在由第一介电质界定的空腔中。第二介电质通过填充第一介电质的空腔来包封第二半导体裸片。第二介电质的顶部比第二介电质的第二部分的底部更宽。
[0007]
在一些实施例中，根据本公开的另一方面，公开一种用于制造半导体封装结构的方法。方法包含以下操作：在载体上提供包封体；形成空腔以暴露载体的两个相邻封装结构单元中的每一个中的电路层；在载体的两个相邻封装结构单元中的每一个中的电路层上安置半导体裸片；通过填充材料利用单次填充操作将半导体裸片包封在两个相邻封装结构单元中的每一个中。
[0008]
在一些实施例中，根据本公开的一个方面，半导体封装结构包含衬底、第一半导体裸片、第二半导体裸片、第一介电质、第二介电质、第三介电质。第一半导体裸片安置在衬底上。第二半导体裸片安置在衬底上且与第一半导体裸片相邻。第一介电质安置在衬底上。第一介电质将第一半导体裸片与第二半导体裸片分离。第二介电质安置在第一半导体裸片与
衬底之间。第三介电质通过覆盖第二半导体裸片的至少一半高度来包封第二半导体裸片。第一介电质不同于第二介电质。第一介电质不同于第三介电质。
附图说明
[0009]
当结合附图阅读时，从以下具体实施方式容易地理解本公开的各方面。应注意，各个特征可能并不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
[0010]
图1说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0011]
图2a说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0012]
图2b说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0013]
图2c说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0014]
图3说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0015]
图4说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0016]
图5说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0017]
图6说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0018]
图7说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0019]
图8说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0020]
图9a说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0021]
图9b说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0022]
图9c说明根据本公开的一些实施例的半导体封装结构的横截面图。
[0023]
图10a说明根据本公开的一些实施例的半导体封装结构的俯视图。
[0024]
图10b说明根据本公开的一些实施例的半导体封装结构的俯视图。
[0025]
图11a到图11n说明根据本公开的一些实施例的用于制造半导体封装结构的方法的中间操作。
[0026]
图12a到图12l说明根据本公开的一些实施例的用于制造半导体封装结构的方法的中间操作。
[0027]
图13a到图13l说明根据本公开的一些实施例的用于制造半导体封装结构的方法的中间操作。
具体实施方式
[0028]
贯穿图式和详细描述使用共同参考标号来指示相同或类似组件。
[0029]
以下公开内容提供用于实施所提供主题的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些只是实例且并不意欲为限制性的。在本公开中，在以下描述中对第一特征在第二特征上方或上的形成的参考可包含第一特征与第二特征直接接触地形成的实施例，且还可包含额外特征可形成于第一特征与第二特征之间使得第一特征与第二特征可不直接接触的实施例。另外，本公开可在各种实例中重复参考标号和/或字母。此重复是出于简单和清晰的目的，且本身并不指示所论述的各种实施例和/或配置之间的关系。
[0030]
下文详细论述本公开的实施例。但应了解，本公开提供可在多种具体上下文中体
现的许多适用概念。所论述的具体实施例仅仅是说明性的且并不限制本公开的范围。
[0031]
图1是根据本公开的一些实施例的半导体封装结构10的横截面图。半导体封装结构10包含衬底100、半导体裸片101、半导体裸片102、介电质103以及介电质105。半导体封装结构10可以是扇出封装。
[0032]
衬底100具有上部表面101a和与上部表面101a相对的下部表面101b。在一些实施例中，衬底100可包含(例如)印刷电路板，诸如基于纸的铜箔层压板、复合铜箔层压板或聚合物浸渍基于玻璃纤维的铜箔层压板。衬底100可包含由双马来酰亚胺三嗪(bismaleimide-triazine；bt)树脂或玻璃增强环氧复合物(例如，fr-4复合物)制成的核心层。衬底100可包含互连结构，诸如重新分布层(rdl)或接地元件。在一些实施例中，接地元件是从衬底100的侧表面暴露的通孔。在一些实施例中，接地元件是从衬底100的侧表面暴露的金属层。在一些实施例中，接地元件是从衬底100的侧表面暴露的金属迹线。衬底100可包含图案化的导电层，所述导电层可包含多个迹线。
[0033]
半导体裸片101安置在衬底100的上部表面101a上。半导体裸片101具有朝向衬底100的上部表面101a的主动表面。半导体裸片101包含电连接到衬底100的导电垫。导电垫可包含au、ag、cu、pt、pd、其合金或其它合适的材料。半导体裸片101的导电垫由底部填充物105'包围。底部填充物105'保护半导体裸片101的主动表面。底部填充物105'覆盖半导体裸片101的小于一半高度。在一些实施例中，半导体裸片101可包含专用集成电路(application-specific integrated circuit；asic)、控制器、处理器或其它电子组件或半导体设备。
[0034]
半导体裸片102安置在衬底100的上部表面101a上。半导体裸片102安置在由介电质103界定的空腔10c中。半导体裸片102与半导体裸片101相邻。半导体裸片102具有朝向衬底100的上部表面101a的主动表面。半导体裸片102包含电连接到衬底100的导电垫。导电垫可包含au、ag、cu、pt、pd、其合金或其它合适的材料。半导体裸片102电耦合到半导体裸片101。在一些实施例中，半导体裸片102可包含高带宽存储器。半导体裸片101的大小大于半导体裸片102的大小。
[0035]
介电质103安置在衬底100的上部表面101a上。半导体裸片101由介电质103包封。介电质103包围半导体裸片101。在一些实施例中，介电质103可以是包封体或模制原料。介电质103包含多个填充剂1030。介电质103取决于各种制造顺序和操作而可包含或可不包含破损填充剂。半导体裸片101的背侧由介电质103暴露。
[0036]
介电质105安置在衬底100的上部表面101a上。介电质105填充空腔10c。半导体裸片102由介电质105包封。介电质105包围半导体裸片102的导电垫。在一些实施例中，介电质105可以是底部填充物。介电质105包含多个填充剂1050。半导体裸片102的背侧由介电质105暴露。介电质105覆盖半导体裸片102的至少一半高度。介电质105和介电质103包含不同材料。
[0037]
介电质105与介电质103接触。介电质105的高度可与介电质103的高度相同。在一些实施例中，介电质103中的填充剂1030的平均填充剂大小基本上大于介电质105中的填充剂1050的平均填充剂大小。在一些实施例中，介电质105中的填充剂大小比介电质103中的填充剂大小更为均一。在一些实施例中，介电质105中的填充剂含量基本上大于介电质103中的填充剂含量。在一些实施例中，底部填充物105'和介电质105基本上由相同材料构成。
[0038]
一般来说，如果安装到封装结构的任何裸片是损伤的，那么包含这些受损裸片的封装视为良率损失。在半导体封装结构10的这些布置中，半导体裸片102可在半导体裸片101之后安置在衬底100上。在将半导体裸片102附接在衬底100上之前，半导体裸片101可由x射线筛分以检查半导体裸片101的结构完整性。因此，如果半导体裸片101检测为故障裸片，那么半导体裸片102将不会附接到衬底100。根据半导体封装结构10的这些布置，半导体封装的良率损失可降低。
[0039]
图2a是根据本公开的一些实施例的半导体封装结构10的横截面图。介电质105具有远离衬底100的上部表面101a的顶侧105t和靠近衬底100的上部表面101a(图1中展示)的底侧105b。顶侧105t具有不均匀表面。介电质105的顶侧105t的不均匀表面包括在介电质103与半导体裸片102之间的凹坑。半导体裸片102的背侧由介电质105暴露。在这些布置下，在半导体封装结构10的制造操作期间，以适当量施加介电质105的量。
[0040]
在一些实施例中，半导体裸片102的高度可大体上与介电质103的高度相同。介电质105可在介电质103上渗移。介电质105可部分覆盖介电质103。介电质105的高度可大体上等于或高于介电质103的高度。
[0041]
图2b是根据本公开的一些实施例的半导体封装结构10的横截面图。介电质105具有远离衬底100的上部表面101a的顶侧105t和靠近衬底100的上部表面101a的底侧105b。顶侧105t具有不均匀表面。介电质105的顶侧105t的不均匀表面包括跨半导体裸片102的凹部。半导体裸片102由介电质105覆盖。在这些布置下，在半导体封装结构10的制造操作期间，以大于图2a的量施加介电质105的量。
[0042]
在一些实施例中，半导体裸片102的高度可小于介电质103的高度。介电质105可在介电质103上渗移。介电质105可部分覆盖介电质103。介电质105的高度可大体上等于或高于介电质103的高度。
[0043]
图2c是根据本公开的一些实施例的半导体封装结构10的横截面图。介电质105具有远离衬底100的上部表面101a的顶侧105t和靠近衬底100的上部表面101a的底侧105b。顶侧105t具有不均匀表面。介电质105的顶侧105t的不均匀表面包括跨半导体裸片102的凹部。半导体裸片102的背侧由介电质105暴露。半导体裸片102的侧面的部分地由介电质105暴露。在这些布置下，在半导体封装结构10的制造操作期间，以小于图2a的量施加介电质105的量。
[0044]
在一些实施例中，半导体裸片102的高度可大体上与介电质103的高度相同。介电质105的高度可大体上等于或低于介电质103的高度。
[0045]
图3是根据本公开的一些实施例的半导体封装结构30的横截面图。半导体封装结构30包含衬底100、半导体裸片101、半导体裸片102、介电质103、介电质103'、介电质105、半导体裸片107以及导电端子109。半导体封装结构30具有双侧模制结构。半导体封装结构30可以是扇出封装。
[0046]
衬底100具有上部表面101a和与上部表面101a相对的下部表面101b。在一些实施例中，衬底100可以是晶片级rdl结构。
[0047]
半导体裸片101安置在衬底100的上部表面101a上。半导体裸片101具有朝向衬底100的上部表面101a的主动表面。半导体裸片101包含电连接到衬底100的导电垫。导电垫可包含au、ag、cu、pt、pd、其合金或其它合适的材料。半导体裸片101的导电垫由底部填充物
105'包围。底部填充物105'保护半导体裸片101的主动表面。底部填充物105'覆盖半导体裸片101的小于一半高度。在一些实施例中，半导体裸片101可包含专用集成电路(asic)、控制器、处理器或其它电子组件或半导体设备。
[0048]
半导体裸片102安置在衬底100的上部表面101a上。半导体裸片102安置在由介电质103界定的空腔30c中。半导体裸片102与半导体裸片101相邻。半导体裸片102具有朝向衬底100的上部表面101a的主动表面。半导体裸片102包含电连接到衬底100的导电垫。导电垫可包含au、ag、cu、pt、pd、其合金或其它合适的材料。半导体裸片102电耦合到半导体裸片101。在一些实施例中，半导体裸片102可包含高带宽存储器。半导体裸片101的大小大于半导体裸片102的大小。
[0049]
介电质103安置在衬底100的上部表面101a上。半导体裸片101由介电质103包封。介电质103包围半导体裸片101。在一些实施例中，介电质103可以是包封体或模制原料。介电质103包含多个填充剂1030。介电质103取决于各种制造顺序和操作而可包含或可不包含破损填充剂。半导体裸片101的背侧由介电质103暴露。
[0050]
介电质105安置在衬底100的上部表面101a上。介电质105填充空腔30c。半导体裸片102由介电质105包封。介电质105包围半导体裸片102的导电垫。在一些实施例中，介电质105可以是底部填充物。介电质105包含多个填充剂1050。半导体裸片102的背侧由介电质105暴露。介电质105具有顶侧105t和与顶侧105t相对的底侧105b。介电质105的顶侧105t比介电质105的底侧105b更宽。介电质105覆盖半导体裸片102的至少一半高度。介电质105和介电质103包含不同材料。
[0051]
介电质105与介电质103接触。介电质105的高度可与介电质103的高度相同。在一些实施例中，介电质103中的填充剂1030的平均填充剂大小基本上大于介电质105中的填充剂1050的平均填充剂大小。在一些实施例中，介电质105中的填充剂大小比介电质103中的填充剂大小更为均一。在一些实施例中，介电质105中的填充剂含量基本上大于介电质103中的填充剂含量。
[0052]
在一些实施例中，底部填充物105'和介电质105可具有相同材料。在半导体裸片101与衬底100之间的底部填充物105'具有顶侧105t'和与顶侧105t'相对的底侧105b'。底部填充物105'的顶侧105t'比底部填充物105'的底侧105b'更宽。在将半导体裸片102安置在衬底100上方之前，随后用底部填充物105填充的空腔具有有较宽顶部和较窄底部的梯形形状，例如，类似于在选择性模制操作中的脱模角。
[0053]
半导体裸片107安置在衬底100的下部表面101b上。半导体裸片107具有朝向衬底100的下部表面101b的主动表面。半导体裸片107包含电连接到衬底100的导电垫。半导体裸片107通过衬底100电耦合到半导体裸片101和102。导电垫可包含au、ag、cu、pt、pd、其合金或其它合适的材料。在一些实施例中，半导体裸片107可包含专用集成电路(asic)、控制器、处理器、mems设备、存储器或其它电子组件或半导体设备。
[0054]
导电端子109安置在衬底100的下部表面101b上。在一些实施例中，导电端子109可以是焊球。导电端子109的高度高于半导体裸片107的高度。
[0055]
介电质103'安置在衬底100的下部表面101b上。半导体裸片107由介电质103'包封。介电质103'包围半导体裸片107。介电质103'包围导电端子109。介电质103和介电质103'基本上由相同材料构成。半导体裸片107的背侧由介电质103'暴露。导电端子109部分
地由介电质103'暴露。
[0056]
图4是根据本公开的一些实施例的半导体封装结构40的横截面图。除了热界面层401和热耗散层403安置在半导体裸片101和102上以外，半导体封装结构40类似于图1和2a中的半导体封装结构10。
[0057]
热界面层401与介电质105的不均匀表面共形。热界面层401可作用平坦化层。在一些实施例中，热界面层401可作用钝化层。热界面层401可为半导体封装结构40的以下操作提供平坦顶部平台。举例来说，以下层或结构可布置在半导体封装结构40上。由热界面层401提供的这些平坦顶部平台可增强半导体封装结构40的稳定性和可靠性。
[0058]
热耗散层403安置在热界面层401上。热耗散层403可促进半导体封装结构40的热耗散。热耗散层403可以是热导层，使得由半导体裸片101和102产生的热量可通过热耗散层403扩散到空气。
[0059]
图5是根据本公开的一些实施例的半导体封装结构10'的横截面图。除了半导体裸片102的高度大于半导体裸片101的高度以外，半导体封装结构10'类似于图1中的半导体封装结构10。在一些实施例中，半导体裸片102和半导体裸片101之间的高度差可在大约5μm到大约10μm的范围内。
[0060]
介电质105具有顶侧105t。顶侧105t具有不均匀表面。介电质105的顶侧105t与半导体裸片102的侧面倾斜。介电质105的高度大于介电质103的高度。
[0061]
图6是根据本公开的一些实施例的半导体封装结构60的横截面图。除了一个拦坝601安置成与半导体裸片102相邻和在衬底100的周边，且另一拦坝601安置在半导体裸片101与102之间以外，半导体封装结构60类似于图1中的半导体封装结构10。在一些实施例中，半导体裸片102可由多个坝结构601包围。介电质105可由坝结构601包围。坝结构601由介电质103包封。坝结构601可与介电质103和105接触。坝结构601可与底部填充物105'接触。
[0062]
衬底100具有开口1002。衬底100具有从开口1002中暴露的导电迹线1001或嵌入式导电迹线。
[0063]
坝结构601界定半导体裸片102附接在其上的特定区域。开口1002界定半导体裸片102附接在其上的特定区域。在一些实施例中，特定区域可由坝结构601和开口1002两者界定。介电质105安置在特定区域上。介电质105安置在开口1002中。介电质105填充于开口1002中。介电质105与导电迹线1001接触。介电质105与拦坝601接触。介电质105限制于坝结构601内，而没有横向侵占超出坝结构601。介电质105限制于特定区域内。
[0064]
图7是根据本公开的一些实施例的半导体封装结构60'的横截面图。除了省略坝结构601以外，半导体封装结构60'类似于图6中的半导体封装结构60。半导体裸片102附接在其上的特定区域由开口1002界定。
[0065]
图8是根据本公开的一些实施例的半导体封装结构80的横截面图。除了省略半导体裸片107且两个半导体裸片102安置在衬底100的周边以外，半导体封装结构80类似于图3中的半导体封装结构30。半导体裸片101由半导体裸片102包围。半导体裸片101由介电质105包围。
[0066]
介电质105包含侧壁105s。介电质105的侧壁105s从半导体封装结构80的一侧暴露。介电质105的侧壁105s与衬底100的侧壁100s对齐。介电质105的侧壁105s与衬底100的
侧壁100s共面。
[0067]
图9a说明根据本公开的一些实施例的半导体封装结构80的虚线框的横截面图。半导体裸片102安置在衬底100的周边处。介电质105安置在衬底100的周边处。介电质105可从半导体封装结构80中略微渗移出。介电质105包含不均匀上部表面。在一些实施例中，与衬底100的周边相邻的介电质105的一端可相对于半导体裸片102的侧壁倾斜。
[0068]
图9b说明根据本公开的一些实施例的半导体封装结构80的虚线框的横截面图。半导体裸片102安置在衬底100的周边处。介电质105安置在衬底100的周边处。介电质105不会从半导体封装结构80中渗移出。介电质105包含平坦上部表面。
[0069]
图9c说明根据本公开的一些实施例的半导体封装结构80的虚线框的横截面图。半导体裸片102安置在衬底100的周边处。介电质105安置在衬底100的周边处。介电质105可从半导体封装结构80中渗移出。介电质105包含不均匀上部表面。在一些实施例中，与衬底100的周边相邻的介电质105的一端可部分暴露半导体裸片102的侧壁。与半导体裸片101相邻的介电质105的另一端可具有相对于半导体裸片102的凹部。
[0070]
图10a说明根据本公开的一些实施例的半导体封装结构的俯视图。半导体裸片102由介电质105包围。半导体裸片101由四个半导体裸片102包围。在半导体裸片102之间存在单粒化路径(其由点线标记)。
[0071]
图10b说明根据本公开的一些实施例的半导体封装结构的俯视图。半导体裸片102由介电质105包围。半导体裸片101可由两个半导体裸片102包围。半导体裸片101可由四个半导体裸片102包围。半导体裸片101可仅与两个半导体裸片102相邻。在半导体裸片102之间存在单粒化路径(其由点线标记)。
[0072]
图11a至图11n说明根据本公开的一些实施例的制造半导体封装结构30的方法的一些实施例。已简化各图以更清楚地呈现本公开的各方面。
[0073]
参看图11a，用于制造半导体封装结构30的方法包含提供载体201。释放层202涂覆在载体201上。
[0074]
参看图11b，导电端子109附接到载体201。随后，半导体裸片107附接到载体201。导电端子109安置在载体201的周边处。半导体裸片107安置在载体201的中间处。半导体裸片107和导电端子109通过释放层202安置在载体201上。半导体裸片107由导电端子109包围。在一些实施例中，半导体裸片107可包含专用集成电路(asic)、控制器、处理器、mems设备、存储器或其它电子组件或半导体设备。
[0075]
参看图11c，介电质103'安置在载体201上。介电质103'完全覆盖半导体裸片107和导电端子109。随后，执行研磨操作以暴露半导体裸片107和导电端子109。半导体裸片107的导电垫由研磨介电质103'暴露。导电端子109部分地由研磨介电质103'暴露。
[0076]
参看图11d，衬底100安置在研磨介电质103'上。衬底100具有上部表面101a和与上部表面101a相对的下部表面101b。半导体裸片107和导电端子109与衬底100的下部表面101b接触。半导体裸片107和导电端子109电连接到衬底100。在一些实施例中，衬底100可包含晶片级rdl结构。衬底100可包含电路层。
[0077]
参看图11e，半导体裸片101安置在衬底100的上部表面101a上。介电质105'应用于衬底100与半导体裸片101之间。在一些实施例中，半导体裸片101可包含专用集成电路(asic)、控制器、处理器或其它电子组件或半导体设备。介电质105'是底部填充物。
[0078]
参看图11f，执行选择性模制操作。选择性模制操作可由暴露模制方式或包覆模制方式进行。举例来说，在包覆模制方式下，介电质层103安置在衬底100的上部表面101a上。介电质层103包含空腔30c以暴露衬底100的上部表面101a。界定空腔30c的介电质层103的侧壁可大体上垂直于衬底100的上部表面101a。如图3中所说明和所描述，界定开口301的介电质层103的侧壁可相对于衬底100的上部表面101a倾斜。介电质层103包封半导体裸片101。介电质层103可以是包封体。
[0079]
参看图11g，半导体裸片102安置在衬底100的上部表面101a上。半导体裸片102安置在空腔30c中。半导体裸片102与半导体裸片101相邻。在一些实施例中，半导体裸片102可包含高带宽存储器。半导体裸片101的大小大于半导体裸片102的大小。半导体裸片101的类型不同于半导体裸片102的类型。
[0080]
参看图11h，介电质105由分配操作安置在衬底100的上部表面101a上。介电质105填充空腔30c。半导体裸片102由介电质105包封。介电质105包围半导体裸片102的导电垫。在一些实施例中，介电质105可以是底部填充物。介电质105包含多个填充剂1050。半导体裸片102的背侧由介电质105覆盖。介电质105和介电质103包含不同材料。底部填充物105'和介电质105基本上由相同材料构成。
[0081]
参看图11i，执行研磨操作以暴露半导体裸片101和102的背侧。在包覆模制方式下，前述研磨操作可省略。
[0082]
参看图11j，去除载体201和释放层202以暴露半导体裸片107和导电端子109。随后，执行切割操作以形成半导体封装结构30。在一些实施例中，两个相邻封装结构单元可由填充材料分割。
[0083]
参看图11k，图11k跟随图11e的操作。除了选择性模制操作在暴露模制方式下进行以外，图11k的操作类似于图11f的操作。图11l中的操作可参考图11g的操作。
[0084]
除了执行填充操作以暴露半导体裸片102的背侧以外，图11m中的操作可参考图11h的操作。因此，研磨操作可省略。图11n中的操作可参考图11j的操作。
[0085]
图12a至图12l说明根据本公开的一些实施例的制造半导体封装结构60”的方法的一些实施例。已简化各图以更清楚地呈现本公开的各方面。
[0086]
参看图12a，用于制造半导体封装结构60”的方法包含提供载体201。释放层202涂覆在载体201上。
[0087]
参看图12b，导电端子109附接到载体201。随后，半导体裸片107附接到载体201。导电端子109安置在载体201的周边处。半导体裸片107安置在载体201的中间处。半导体裸片107和导电端子109通过释放层202安置在载体201上。半导体裸片107由导电端子109包围。在一些实施例中，半导体裸片107可包含专用集成电路(asic)、控制器、处理器、mems设备、存储器或其它电子组件或半导体设备。
[0088]
参看图12c，介电质103'安置在载体201上。介电质103'完全覆盖半导体裸片107和导电端子109。随后，执行研磨操作以暴露半导体裸片107和导电端子109。半导体裸片107的导电垫由研磨介电质103'暴露。导电端子109部分地由研磨介电质103'暴露。
[0089]
参看图12d，衬底100安置在研磨介电质103'上。衬底100具有上部表面101a和与上部表面101a相对的下部表面101b。半导体裸片107和导电端子109与衬底100的下部表面101b接触。半导体裸片107和导电端子109电连接到衬底100。在一些实施例中，衬底100可包
含晶片级rdl结构。衬底100可包含电路层。
[0090]
参看图12e，半导体裸片101安置在衬底100的上部表面101a上。坝结构601安置在衬底100的上部表面101a上。坝结构601界定衬底100的上部表面101a上的特定区域。在一些实施例中，半导体裸片101可包含专用集成电路(asic)、控制器、处理器或其它电子组件或半导体设备。
[0091]
参看图12f，介电质105'应用于衬底100与半导体裸片101之间。在一些实施例中，介电质105'是底部填充物。可去除材料203应用于由坝结构601界定的特定区域上。在一些实施例中，可去除材料203可以是粘合剂。在一些实施例中，可去除材料203由坝结构601限制。
[0092]
参看图12g，介电质103安置在衬底100的上部表面101a上。介电质层103覆盖半导体裸片101、坝结构601以及可去除材料203。
[0093]
参看图12h，执行激光钻孔操作以形成部分曝光可去除材料203的开口204。介电质103的一部分由激光钻孔操作去除。介电质103的其余部分在可去除材料203上。
[0094]
参看图12i，去除可去除材料203且将其上的介电质103的部分带走以形成空腔60c。在相同操作中同时去除安置在可去除材料203上的介电质103的部分。接着，半导体裸片102安置在衬底100的上部表面101a上。半导体裸片102安置在空腔60c中。半导体裸片102与半导体裸片101相邻。半导体裸片102由坝结构601包围。在一些实施例中，半导体裸片102可包含高带宽存储器。半导体裸片101的大小大于半导体裸片102的大小。半导体裸片101的类型不同于半导体裸片102的类型。
[0095]
参看图12j，介电质105安置在衬底100的上部表面101a上。介电质105填充空腔30c。半导体裸片102由介电质105包封。介电质105包围半导体裸片102的导电垫。在一些实施例中，介电质105可以是底部填充物。介电质105包含多个填充剂1050(图1中展示)。半导体裸片102的背侧由介电质105覆盖。介电质105和介电质103包含不同材料。底部填充物105'和介电质105基本上由相同材料构成。
[0096]
参看图12k，执行研磨操作以暴露半导体裸片101和102的背侧。归因于研磨操作，介电质103中的破损填充剂1030(图1中展示)和介电质105中的破损填充剂1050(图1中展示)可在介电质103、105的顶部观测到。介电质103中的破损填充剂1030可在朝向介电质105的侧表面处观测到，这是因为空腔60c由激光钻孔操作和去除操作从介电质103中剥离。
[0097]
参看图12l，去除载体201和释放层202以暴露半导体裸片107和导电端子109。随后，执行切割操作以形成半导体封装结构60”。
[0098]
图13a至图13l说明根据本公开的一些实施例的制造半导体封装结构60”'的方法的一些实施例。已简化各图以更清楚地呈现本公开的各方面。
[0099]
参看图13a，用于制造半导体封装结构60”'的方法包含提供载体201。释放层202涂覆在载体201上。
[0100]
参看图13b，导电端子109附接到载体201。随后，半导体裸片107附接到载体201。导电端子109安置在载体201的周边处。半导体裸片107安置在载体201的中间处。半导体裸片107和导电端子109通过释放层202安置在载体201上。半导体裸片107由导电端子109包围。在一些实施例中，半导体裸片107可包含专用集成电路(asic)、控制器、处理器、mems设备、存储器或其它电子组件或半导体设备。
[0101]
参看图13c，介电质103'安置在载体201上。介电质103'完全覆盖半导体裸片107和导电端子109。随后，执行研磨操作以暴露半导体裸片107和导电端子109。半导体裸片107的导电垫由研磨介电质103'暴露。导电端子109部分地由研磨介电质103'暴露。
[0102]
参看图13d，衬底100安置在研磨介电质103'上。衬底100具有上部表面101a和与上部表面101a相对的下部表面101b。半导体裸片107和导电端子109与衬底100的下部表面101b接触。半导体裸片107和导电端子109电连接到衬底100。在一些实施例中，衬底100可包含晶片级rdl结构。衬底100可包含电路层。
[0103]
参看图13e，半导体裸片101安置在衬底100的上部表面101a上。通过蚀刻操作或另一适合的操作执行开口1002。衬底100具有从开口1002中暴露的导电迹线1001或嵌入式导电迹线。开口1002界定特定区域。在一些实施例中，疏水处理可通过开口1002应用于导电迹线1001。在一些实施例中，半导体裸片101可包含专用集成电路(asic)、控制器、处理器或其它电子组件或半导体设备。
[0104]
参看图13f，可去除材料203应用于由开口1002界定的特定区域上。在一些实施例中，可去除材料203可能不会渗移超出开口1002且侵占半导体裸片101。在一些实施例中，归因于在应用可去除材料203之前应用于导电迹线1001和开口1002的侧壁的疏水处理，可去除材料203可能不会进入开口1002。因为可去除材料203可以是水可溶的，所以可去除材料203可不弄湿经过疏水处理的区域。
[0105]
在开口1002不进行疏水处理的情况下，可去除材料203可填充到开口1002中。可去除材料203可能不进一步侵占超出开口1002。可去除材料203可能不进一步侵占超出由开口1002界定的特定区域。
[0106]
参看图13g，介电质103安置在衬底100的上部表面101a上。介电质层103覆盖半导体裸片101和可去除材料203。
[0107]
参看图13h，执行激光钻孔操作以形成开口204。可去除材料203部分地从开口204中暴露。介电质103的一部分由激光钻孔操作去除。介电质103的其余部分在可去除材料203上。在一些实施例中，其中疏水处理应用于导电迹线1001和开口1002的侧壁上，图13h的激光钻孔操作可一起去除介电质103的一部分以及导电迹线1001和开口1002的侧壁上的疏水性涂层。这些疏水性涂层的去除促进介电质105随后填充到空腔60c中。
[0108]
参看图13i，去除可去除材料203且将其上的介电质103的部分带走以形成空腔60c。在相同操作中同时去除安置在可去除材料203上的介电质103的部分。导电迹线1001从空腔60c中暴露。半导体裸片102安置在衬底100的上部表面101a上。半导体裸片102安置在空腔60c中。半导体裸片102与半导体裸片101相邻。半导体裸片102由传导迹线1001包围。在一些实施例中，半导体裸片102可包含高带宽存储器。半导体裸片101的大小大于半导体裸片102的大小。半导体裸片101的类型不同于半导体裸片102的类型。
[0109]
参看图13j，介电质105安置在衬底100的上部表面101a上。介电质105填充空腔30c。介电质105填充开口1002。介电质105与导电迹线1001接触。半导体裸片102由介电质105包封。导电迹线1001由介电质105包封。介电质105包围半导体裸片102的导电垫。在一些实施例中，介电质105可以是底部填充物。介电质105包含多个填充剂1050(图1中展示)。半导体裸片102的背侧由介电质105覆盖。介电质105和介电质103包含不同材料。底部填充物105'和介电质105基本上由相同材料构成。
[0110]
参看图13k，执行研磨操作以暴露半导体裸片101和102的背侧。归因于研磨操作，介电质103中的破损填充剂1030(图1中展示)和介电质105中的破损填充剂1050(图1中展示)可在介电质103、105的顶部观测到。介电质103中的破损填充剂1030可在朝向介电质105的侧表面处观测到，这是因为空腔60c由激光钻孔操作和去除操作从介电质103中剥离。
[0111]
参看图13l，去除载体201和释放层202以暴露半导体裸片107和导电端子109。随后，执行切割操作以形成半导体封装结构60'。
[0112]
在一些实施例中，本公开提供具有asic裸片和高带宽存储器(high bandwidth memory；hbm)裸片的半导体封装结构。asic裸片由模制原料或包封体包封。hbm裸片由底部填充物包封。
[0113]
在一些实施例中，asic裸片首先安装在rdl层上，且接着，asic裸片由模制原料包封。在安装hbm裸片之前，电气测试可在asic裸片上进行。随后，hbm裸片由促进热耗散的底部填充材料包围。底部填充材料可为热界面层和热散播器的随后应用提供平坦顶部平台。
[0114]
如本文所使用，对于如相关图式中所展示的组件的定向，相对于某一组件或组件群组或者组件或组件群组的某一平面而指定空间描述，例如“在
…
上”、“在
…
下”、“上”、“左”、“右”、“下”、“顶部”、“底部”、“竖直”、“水平”、“侧”、“高于”、“下部”、“上部”、“在
…
上方”、“在
…
以下”等等。应理解，本文中所使用的空间描述仅出于说明的目的，且本文中所描述的结构的实际实施方案可以任何定向或方式在空间上布置，其限制条件为本公开的实施例的优点是不会因这类布置而有偏差。
[0115]
如本文中所使用且不另外定义，术语“基本上”、“实质上”、“大致”以及“约”用于描述并考虑较小变化。当与事件或情形结合使用时，所述术语可涵盖事件或情形明确发生的情况以及事件或情形极近似于发生的情况。举例来说，当结合数值使用时，术语可涵盖小于或等于所述数值的
±
10％的变化范围，例如小于或等于
±
5％、小于或等于
±
4％、小于或等于
±
3％、小于或等于
±
2％、小于或等于
±
1％、小于或等于
±
0.5％、小于或等于
±
0.1％或小于或等于
±
0.05％。术语“基本上共面”可指两个表面在数微米内处于沿同一平面，例如在40μm内、在30μm内、在20μm内、在10μm内或在1μm内处于沿同一平面。
[0116]
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含多个指示物。在一些实施例的描述中，提供于另一组件“上”或“上方”的组件可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
[0117]
虽然已参考本公开的特定实施例描述并说明本公开，但这些描述及说明并非限制性的。所属领域的技术人员应理解，可在不脱离如由所附权利要求书界定的本公开的真实精神和范围的情况下，作出各种改变且取代等效物。所述图解可能未必按比例绘制。归因于制造过程和公差，本公开中的艺术再现与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将本说明书及图式视为说明性的而非限制性的。可做出修改，以使特定情况、材料、物质成分、方法或过程适应于本公开的目标、精神以及范围。所有此类修改意图在所附权利要求书的范围内。虽然本文中所公开的方法已参考按特定次序执行的特定操作加以描述，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非在本文中特定指示，否则操作的次序和分组并非限制性的。