半导体结构及其形成方法与流程

1.本技术涉及半导体技术领域，尤其涉及一种半导体结构及其形成方法。


背景技术：

2.电阻式随机存取存储器(resistance random access memory，rram)是新兴的下一代非易失性存储设备。rram单元使用电阻值而非电荷来存储数据。rram单元通过使通常绝缘的可变电阻介电材料在被施加足够高的电压后形成的细丝或导电路径导通来工作，所述的可变电阻介电材料被设置在顶部电极层和底部电极成之间，可以被称为阻变层。特别地，每个rram单元都包括阻变层，该阻变层的电阻可以被调整为代表逻辑
″0″
或逻辑
″1″
。
3.在rram单元的形成过程中，为了防止在热处理中自由氧从介质层扩散到阻变层，从而影响细丝的特性，通常需要为阻变层或rram单元增加侧墙(spacer)。在现有技术中，侧墙通过沉积和刻蚀氮化硅层而得到。然而，由于氮化硅层与其下方的阻挡层的刻蚀选择比较低，故难以在保证阻挡层厚度稳定的情况下对氮化硅层进行刻蚀。
4.因此，有必要开发一种与标准cmos工艺兼容的形成rram单元侧墙的方法，可以在保证阻挡层厚度稳定的情况下对氮化硅层进行刻蚀。


技术实现要素：

5.针对目前形成rram单元侧墙时难以在保证阻挡层厚度稳定的情况下对氮化硅层进行刻蚀的问题，本技术提供一种半导体结构及其形成方法，在原来的第一阻挡层表面形成第二阻挡层，氮化硅层与所述第二阻挡层的刻蚀选择比较高，可以在保证所述第二阻挡层厚度稳定的情况下对氮化硅层进行刻蚀。
6.本技术的一个方面提供一种半导体结构，包括：衬底，所述衬底包括存储区和非存储区；第一阻挡层，位于所述衬底表面；第二阻挡层，位于所述第一阻挡层表面；第一电极层，贯穿存储区的所述第一阻挡层和所述第二阻挡层；阻变层，位于所述第一电极层表面并延伸至存储区的部分所述第二阻挡层表面；第二电极层，位于所述阻变层表面；侧墙，所述侧墙覆盖所述阻变层侧壁和所述第二电极层侧壁且位于存储区的所述第二阻挡层上。
7.在本技术的一些实施例中，所述衬底包括：第一介质层；第一金属层，位于存储区的第一介质层内并与所述第一电极层接触；所述第一阻挡层还位于所述第一介质层表面和部分第一金属层的表面。
8.在本技术的一些实施例中，所述半导体结构还包括：位于第二电极层表面的掩模保护层，所述掩模保护层的材料和所述第二阻挡层的材料不同；所述侧墙还位于掩模保护层的侧壁。
9.在本技术的一些实施例中，所述半导体结构还包括：第二介质层，覆盖所述第二阻挡层、所述侧墙和所述掩膜保护层；第二金属层，贯穿所述第二电极层上的第二介质层和所述掩膜保护层，并与所述第二电极层电接触。
10.在本技术的一些实施例中，所述掩模保护层的材料包括氮化硅。
11.在本技术的一些实施例中，所述第一阻挡层的材料包括掺氮的碳化硅。
12.在本技术的一些实施例中，所述第二阻挡层的材料为氧化硅，所述侧墙的材料为氮化硅。
13.在本技术的一些实施例中，所述第一阻挡层的厚度为200埃至600埃，所述第二阻挡层的厚度约为150埃至250埃。
14.在本技术的一些实施例中，所述衬底的非存储区中具有第三金属层；所述第一阻挡层还位于第三金属层表面；所述半导体结构还包括：贯穿非存储区上第一阻挡层和第二阻挡层的插塞；位于插塞顶部的第四金属层。
15.在本技术的一些实施例中，位于阻变层底部的第二阻挡层的厚度大于位于侧墙底部的第二阻挡层的厚度，且大于非存储区上的第二阻挡层的厚度；所述侧墙还延伸至阻变层底部的第二阻挡层的侧部表面。
16.本技术的另一个方面还提供一种半导体结构的形成方法，包括：提供衬底，所述衬底包括存储区和非存储区；在所述衬底的存储区和非存储区表面依次形成第一阻挡层和位于第一阻挡层上的第二阻挡层；在存储区的上形成贯穿所述第一阻挡层和所述第二阻挡层的第一电极层；形成第一电极层之后，形成阻变层和位于阻变层表面的第二电极层，所述阻变层位于第一电极层表面且延伸至存储区的部分所述第二阻挡层表面；形成第二阻挡层之后，在所述阻变层侧壁和所述第二电极层侧壁掩膜保护层侧壁形成侧墙。
17.在本技术的一些实施例中，形成所述侧墙的方法包括：在所述阻变层的侧壁和第二电极层的侧壁、第二阻挡层的表面、以及所述第二电极层上形成侧墙材料层；回刻蚀所述侧墙材料层直至暴露出第二阻挡层的表面，形成所述侧墙。
18.在本技术的一些实施例中，所述衬底包括：第一介质层；第一金属层，位于存储区的第一介质层；形成所述第一阻挡层之后，且在形成第一电极层之前，所述第一阻挡层还位于所述第一介质层表面和部分第一金属层的表面。
19.在本技术的一些实施例中，所述半导体结构的形成方法还包括：在形成所述侧墙之前，还形成位于所述第二电极层顶部表面的掩模保护层，所述掩模保护层的材料和所述第二阻挡层的材料不同；形成所述侧墙之后，所述侧墙还覆盖所述掩模保护层的侧壁；在所述第二阻挡层表面、所述侧墙表面和所述掩膜保护层表面形成第二介质层；形成贯穿所述第二介质层和所述掩膜保护层的第二金属层。
20.在本技术的一些实施例中，所述掩模保护层的材料包括氮化硅。
21.在本技术的一些实施例中，所述第一阻挡层的材料包括掺氮的碳化硅。
22.在本技术的一些实施例中，所述第二阻挡层的材料包括氧化硅，所述侧墙的材料包括氮化硅。
23.在本技术的一些实施例中，所述第二阻挡层的形成工艺为teos沉积法。
24.在本技术的一些实施例中，所述第一阻挡层的厚度为200埃至600埃，所述第二阻挡层的厚度约为150埃至250埃。
25.本技术所述的半导体结构及其形成方法，在第一阻挡层表面形成第二阻挡层，在形成侧墙的过程中，侧墙的材料可以与所述第二阻挡层的刻蚀选择比较高，从而避免对第一阻挡层的刻蚀损耗，且对第一阻挡层的刻蚀损耗较小。此外，所述第一阻挡层和所述第二阻挡层的厚度之和可以被设计为等于非rram逻辑单元中的阻挡层的预设厚度，其材料也与
非rram逻辑单元中阻挡层的材料对应相同，故而无需对非rram逻辑单元的形成工艺进行适应性调整。
附图说明
26.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
27.图1为根据本技术的一些实施例所提供的半导体结构的形成方法的流程图；
28.图2至图12为根据本技术的一些实施例所提供的半导体结构的形成方法中各步骤的结构示意图。
具体实施方式
29.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
30.下面结合实施例和附图对本发明技术方案进行详细说明。
31.图1为根据本技术的一些实施例所提供的半导体结构的形成方法的流程图。参考图1，本技术实施例提供的一种半导体结构的形成方法包括以下步骤：
32.步骤s110：提供衬底，所述衬底包括存储区和非存储区衬底；
33.步骤s120：在所述衬底的存储区和非存储区表面依次形成第一阻挡层和位于第一阻挡层上的第二阻挡层衬底；
34.步骤s130：在存储区上形成贯穿所述第一阻挡层和所述第二阻挡层的第一电极层；
35.步骤s140：形成第一电极层之后，形成阻变层和位于阻变层表面的第二电极层，所述阻变层位于第一电极层表面且延伸至存储区的部分所述第二阻挡层表面；
36.步骤s150：形成第二阻挡层之后，在所述阻变层侧壁和所述第二电极层侧壁形成侧墙。
37.图2至图12为根据本技术的一些实施例所提供的半导体结构的形成方法中各步骤的结构示意图。下面结合图2至图12对上述各个步骤进行详细说明。应注意，以其他顺序执行以上和以下步骤的方法也落入本公开的保护范围。
38.本技术的实施例涉及rram区域(存储区域)10，但为了说明本技术的技术方案不对非rram的制造工艺造成影响，图2至图12中也示出了非rram区域(非存储区域)作为对照。
39.参考图2所示，步骤s110，提供包括第一介质层200的衬底，所述衬底包括存储区10和非存储区衬底。需要说明的是，所述第一介质层200为衬底的一部分，出于简洁的目的，附图中未画出衬底的完整结构。
40.在本技术的一些实施例中，所述第一介质层200的材料可以是氧化硅(例如，
sio2)、低k或超低k的电介质(例如，介电常数k小于2的电介质)。在本技术的一些实施例中，可以通过物理气相淀积、化学气相沉积或原子层沉积在所述衬底(未示出)上沉积形成所述第一介质层200。
41.在本技术的实施例中，所述衬底被定义为rram区域10以及非rram区域，所述rram区域10包括rram单元，所述非rram区域包括逻辑单元，例如cmos器件。所述衬底中还可以包括层间金属结构等。
42.参考图3所示，在所述第一介质层200中形成第二开口202。
43.在本技术的一些实施例中，所述第二开口202的形成方法可以是在所述第一介质层200的表面旋涂光刻胶，经曝光显影工艺后，在所述光刻胶内形成开口图案，然后刻蚀所述第一介质层200以形成所述第二开口202，刻蚀后通入氧气等离子体，灰化去除剩余的光刻胶。
44.在本技术的一些实施例中，在所述非rram区域，可以在所述第一介质层200上形成第四开口204，所述第四开口204可以与所述第二开口202同步形成。
45.参考图4所示，在所述第二开口202内形成第一金属层210。在本技术的一些实施例中，所述第一金属层210可以是所述半导体结构中的任意层间金属结构。
46.在本技术的一些实施例中，所述第一金属层210的材料可以是诸如铜(cu)、铝(al)、钽(ta)、钨(w)、钴(co)等的金属材料，也可以是诸如氮化钛(tin)、氮化钽(tan)等的导电材料、或上述材料的任意组合。
47.在本技术的一些实施例中，所述第一金属层210可以通过物理气相淀积、化学气相沉积、原子层沉积、电镀工艺或其他合适的工艺形成在所述第二开口202中。通过上述工艺形成所述第一金属层210时，沉积在所述第一介质层200表面的材料可通过化学机械研磨工艺去除。
48.在本技术的一些实施例中，在非rram区域，可以在所述第四开口204内形成第三金属层211。所述第三金属层211的材料和形成工艺可以与所述第一金属层210相同，且所述第三金属层211可以与所述第一金属层210同步形成。
49.参考图5所示，步骤s120，在所述衬底的存储区和非存储区表面依次形成第一阻挡层220和位于第一阻挡层220上的第二阻挡层230。更具体地，在所述第一介质层200的表面和所述第一金属层210和所述第三金属层211的表面形成第一阻挡层220，之后，在第一阻挡层220表面形成第二阻挡层230。
50.在本技术的一些实施例中，所述第一阻挡层220的材料包括掺氮的碳化硅(nitrogen doped carbide，ndc)。在本技术的一些实施例中，所述第一阻挡层220可以通过物理气相淀积、化学气相沉积、原子层沉积、电镀、溅射或其他合适的工艺形成。一方面，所述第一阻挡层220作为保护层，避免后续工艺(例如刻蚀工艺)对所述第一介质层200以及位于所述第一介质层200内的金属层(例如第一金属层210，第三金属层211)和其他可能的器件的损伤。另一方面，所述第一阻挡层220可以为形成第一电极层240(将在下文详细描述)提供工艺基础，形成与所述第一金属层210电连接的第一电极层240。在本技术的一些实施例中，在非rram区域，所述第一阻挡层220可以覆盖第三金属层211。第一阻挡层220还可以阻挡第一金属层210中的金属原子向后续形成的第一介质层扩散，以及阻挡第三金属层211中的金属原子向后续形成的第一介质层扩散。第一阻挡层220和第一金属层210之间、第一
阻挡层220和第三金属层211之间的黏附性能较好。
51.在常规的rram单元形成工艺中，先形成第一阻挡层，待形成在阻变层和第二电极层和掩膜保护层之后，形成覆盖阻变层和第二电极层和掩膜保护层的侧壁的侧墙，形成侧墙之后，形成第二阻挡层，第二阻挡层位于非rram区域的第一阻挡层表面、rram区域的阻变层、第二电极层、掩膜保护层和侧墙上、以及rram区域的第一阻挡层表面。但在形成侧墙的过程中，侧墙的材料氮化硅与第一阻挡层材料ndc的刻蚀选择比较低，无法在保证所述第一阻挡层厚度稳定的情况下对侧墙的材料进行刻蚀，容易导致第一阻挡层受到较大损伤，会影响器件功能。
52.因此，本技术的实施例中，在形成侧墙之前，所述第一阻挡层220上形成第二阻挡层230，在形成侧墙的过程中，对侧墙的材料与所述第二阻挡层230的刻蚀选择比较高，可以在保证所述第二阻挡层230厚度稳定性。
53.在本技术的一些实施例中，所述第二阻挡层230的材料为氧化硅，所述侧墙的材料为氮化硅，刻蚀所述氮化硅层的工艺包括干法刻蚀。在本技术的一些实施例中，形成所述第二阻挡层230的方法包括teos沉积法。
54.在本技术的一些实施例中，所述第一阻挡层220的厚度为200埃至600埃，所述第二阻挡层230的厚度为150埃至250埃。例如，所述第一阻挡层220的厚度为380埃，所述第二阻挡层230的厚度为200埃。
55.在本技术的一些实施例中，所述非rram区域和所述rram区域的所述第二阻挡层230可以同步形成，故而无需对所述非rram逻辑单元的形成工艺进行适应性调整。因此，随后在非rram区域中形成第四金属层213(图12所示)和插塞214(图12所示)的工艺也无需进行调整。
56.参考图6所示，在所述第一阻挡层220和所述第二阻挡层230中形成贯穿所述第一阻挡层220和所述第二阻挡层230的第一开口201。所述第一开口201位于所述第一金属层210上，与所述第一金属层210的位置对应，且仅暴露所述第一金属层210的一部分。
57.在本技术的一些实施例中，所述第一开口201的形成方法可以是在所述第二阻挡层230的表面旋涂光刻胶，经曝光显影工艺后，在光刻胶内形成开口图案，然后再刻蚀所述第一阻挡层220和所述第二阻挡层230以形成所述第一开口201，刻蚀后通入氧气等离子体，灰化去除剩余的光刻胶。
58.参考图7所示，步骤s130，在存储区上形成贯穿所述第一阻挡层220和所述第二阻挡层230的第一电极层240。所述第一电极层240填满所述第一开口201且与所述第二阻挡层230的表面平齐。所述第一电极层240为rram单元的底部电极层。
59.在本技术的一些实施例中，所述第一电极层240的材料可以是诸如钽(ta)、钛(ti)、铂(pt)、铱(ir)、钌(ru)、钨(w)等的金属材料，也可以是诸如氮化钽(tan)、氮化钛(tin)等的导电材料、或上述材料的任意组合。所述第一电极层240还可以是包括多层上述材料的复合结构膜层。
60.在本技术的一些实施例中，形成所述第一电极层240的方法包括：在所述第一开口201中和所述第二阻挡层230表面沉积第一电极材料，所述沉积工艺包括物理气相淀积、化学气相沉积、原子层沉积等采用化学机械抛光工艺(chemical mechanical planarization，cmp)去除高于所述第二阻挡层230表面的第一电极材料。
61.参考图9所示，步骤s140形成第一电极层240之后，形成阻变层250和位于阻变层250表面的第二电极层260以及位于第二电极层260表面的掩膜保护层270，所述阻变层250位于第一电极层240表面且延伸至存储区的部分所述第二阻挡层230表面。具体的，参考图8，形成第一电极层240之后，在第一电极层240和第二阻挡层230上形成阻变材料层250a；在阻变材料层250a上形成第二电极材料层260a；在第二电极材料层260a上形成掩模保护材料层270a。
62.参考图9所示，通过刻蚀工艺刻蚀所述掩膜保护材料层270a、所述第二电极材料层260a和所述阻变材料层250a，去除位于所述非rram区域的所有掩膜保护材料层270a、第二电极材料层260a和阻变材料层250a、以及所述rram区域的部分掩膜保护材料层270a、第二电极材料层260a和阻变材料层250a，直至暴露出第二阻挡层230的表面，从而形成阻变层250、第二电极层260和掩模保护层270。
63.刻蚀工艺后留下的所述第二电极层260、阻变层250以及第一电极层240构成一个基本的rram单元，其器件尺寸可以根据需要设定。
64.所述阻变层250为rram单元的电阻材料层，所述阻变层250用于形成被认为是rram器件的可操作机制的
″
细丝
″
。同时，所述阻变层250还起到所述第一电极层240和所述第二电极层260之间的绝缘介质层的作用。
65.所述阻变层250的材料为具有电诱导阻变特性的材料，所述电诱导是指材料的电阻会在特定外加信号下发生变化，而且材料阻值变化后不会因电信号的撤除而恢复；并且材料的电阻是可逆的，施加一种形式的电信号能够使材料的电阻变小，施加另一种形式的电信号又能使阻值变大恢复到高阻。
66.在本技术的一些实施例中，所述阻变层250的材料可以是非晶硅、多晶硅、氧化铜、氧化铝、氧化钛、氧化钽、或二氧化铪、或上述材料的任意组合。
67.在本技术的一些实施例中，可以采用化学气相沉积、物理气相沉积或原子层沉积工艺来形成所述阻变材料层250a。
68.所述第二电极层260为rram单元的顶部电极层。在本技术的一些实施例中，所述第二电极层260的材料可以是诸如银(ag)、铜(au)、铂(pt)、钨(w)等的金属材料，也可以是诸如氮化钽(tan)、氮化钛(tin)等的导电材料、或上述材料的任意组合。所述第二电极层430还可以是包括多层上述材料的复合结构膜层。
69.在本技术的一些实施例中，所述第二电极材料层260a可以通过物理气相淀积、化学气相沉积(例如，金属有机化学气相沉积)、原子层沉积、电镀、溅射或其他合适的工艺形成。
70.所述掩膜保护层270为后续刻蚀工艺中所述第二电极层260的保护层。后续刻蚀工艺中，所述掩膜保护层270会有一定程度的减薄，但不会被完全刻蚀去除。
71.所述掩膜保护层270可以为硬掩膜保护层，所述硬掩膜保护层为单层结构或叠层结构。在本技术的一些实施例中，所述掩模保护层270的材料和所述第二阻挡层230的材料不同，所述掩膜保护层270的材料可以是碳化硅(sic)、氮化硅(sin)、ndc、或上述材料的任意组合。
72.参考图10所示，步骤s150，形成第二阻挡层230之后，在所述阻变层250侧壁和所述第二电极层260侧壁形成侧墙280。所述侧墙280用于保护rram单元。
73.本实施例中，侧墙280还覆盖掩膜保护层270的侧壁。
74.在本技术的一些实施例中，所述侧墙280的材料包括氮化硅、碳化硅等。
75.在本技术的一些实施例中，形成所述侧墙280的方法包括：在所述第二阻挡层230表面、所述阻变层250侧壁、所述第二电极层260侧壁、以及所述第二电极层上形成侧墙材料层；回刻蚀所述侧墙材料层直至暴露出所述第二阻挡层230表面，形成侧墙280。
76.在本技术的实施例中，在所述第一阻挡层220上形成有第二阻挡层230，形成侧墙280的材料与所述第二阻挡层230的材料的刻蚀选择比较高，可以在保证所述第二阻挡层230厚度稳定的情况下对侧墙材料层进行刻蚀。
77.本实施例中，在形成侧墙的过程中，还会刻蚀部分第二阻挡层230，但是对第二阻挡层230的损耗较小。
78.本实施例中，形成侧墙之后，位于阻变层底部的第二阻挡层的厚度大于位于侧墙底部的第二阻挡层的厚度，且大于非存储区上的第二阻挡层的厚度，所述侧墙还延伸至阻变层底部的第二阻挡层的侧部表面。
79.参考图11所示，在所述第二阻挡层230表面、侧墙280表面和掩膜保护层270表面形成第二介质层290。所述第二介质层290为层间介质层(imd)。
80.在本技术的一些实施例中，所述第二介质层290的材料可以是氧化硅(例如，sio2)、低k或超低k的电介质(例如，介电常数k小于2的电介质)。
81.在本技术的一些实施例中，形成所述第二介质层290的工艺包括：在所述第二阻挡层230表面、侧墙280表面和掩膜保护层270表面沉积第二介质层290并对第二介质层290进行化学机械抛光以使其顶部平坦化，平坦化后，所述掩膜保护层270、所述第二电极层260和所述阻变层250形成的堆栈结构之上仍然留有特定厚度的第二介质层290，用于在其中形成电连接所述第二电极层260的第二金属层212(图12所示)。
82.在本技术的一些实施例中，可以通过物理气相淀积、化学气相沉积或原子层沉积在所述第二阻挡层230表面、侧墙280表面和掩膜保护层270表面沉积所述第二介质层290。
83.参考图12所示，形成贯穿所述第二介质层290、所述掩膜保护层270的第二金属层212，所述第二金属层212与所述第二电极层260接触。
84.在本技术的一些实施例中，所述第二金属层212的材料可以是诸如铜(cu)、铝(al)、钽(ta)、钨(w)、钴(co)等的金属材料，也可以是诸如氮化钛(tin)、氮化钽(tan)等的导电材料、或上述材料的任意组合。
85.在本技术的一些实施例中，形成所述第二金属层212的方法包括：形成贯穿所述第二介质层290、所述掩膜保护层270的第三开口，所述第三开口的底部暴露所述第二电极层260；通过物理气相淀积、化学气相沉积、原子层沉积、电镀工艺或其他合适的工艺在所述第三开口中形成所述第二金属层212。
86.在本技术的一些实施例中，可以在非rram区域形成第五开口和第六开口，所述第五开口与所述第六开口贯通并且所述第五开口的底部暴露所述第三金属层211。在本技术的一些实施例中，在非rram区域，可以在所述第五开口内形成插塞214并在所述第六开口内形成第四金属层213。
87.在本技术的一些实施例中，所述插塞214的材料可以是诸如铜(cu)、铝(al)、钽(ta)、钨(w)、钴(co)等的金属材料，也可以是诸如氮化钛(tin)、氮化钽(tan)等的导电材
料、或上述材料的任意组合。所述插塞214可以通过物理气相淀积、化学气相沉积、原子层沉积、电镀工艺或其他合适的工艺形成。所述第四金属层213的材料和形成工艺可以与第二金属层212相同。
88.本技术的实施例还提供一种半导体结构，所述半导体结构包括：衬底，所述衬底包括存储区和非存储区；第一阻挡层220，位于所述衬底表面；第二阻挡层230，位于所述第一阻挡层220表面；第一电极层240，贯穿存储区的所述第一阻挡层220和所述第二阻挡层230；阻变层250，位于所述第一电极层240表面并延伸至存储区的部分所述第二阻挡层230表面；第二电极层260，位于所述阻变层250表面；侧墙280，所述侧墙280覆盖所述阻变层250侧壁和所述第二电极层260侧壁且位于存储区的所述第二阻挡层230上。。
89.参考图12所示，所述第一介质层200为衬底的一部分，出于简洁的目的，附图中未画出衬底的完整结构。
90.在本技术的一些实施例中，所述第一介质层200的材料可以是氧化硅(例如，sio2)、低k或超低k的电介质(例如，介电常数k小于2的电介质)。
91.在本技术的实施例中，所述衬底被定义为rram区域10以及非rram区域，所述rram区域10包括rram单元，所述非rram区域包括逻辑单元，例如cmos器件。所述衬底中还可以包括层间金属结构等。
92.继续参考图12所示，在所述第一介质层200表面形成有第一金属层210，所述第一金属层210与所述第一电极层240接触。在本技术的一些实施例中，所述第一金属层210可以是所述半导体结构中的任意层间金属结构。
93.在本技术的一些实施例中，所述第一金属层210的材料可以是诸如铜(cu)、铝(al)、钽(ta)、钨(w)、钴(co)等的金属材料，也可以是诸如氮化钛(tin)、氮化钽(tan)等的导电材料、或上述材料的任意组合。
94.在本技术的一些实施例中，在非rram区域，在所述第一介质层200表面可以形成有第三金属层211。所述第三金属层211的材料和形成工艺可以与所述第一金属层210相同，且所述第三金属层211可以与所述第一金属层210同步形成。
95.在本技术的一些实施例中，所述第一阻挡层220的材料包括掺氮的碳化硅(nitrogen doped carbide，ndc)。一方面，所述第一阻挡层220作为保护层，避免后续工艺(例如刻蚀工艺)对所述第一介质层200以及位于所述第一介质层200内的金属层(例如第一金属层210，第三金属层211)和其他可能的器件的损伤。另一方面，所述第一阻挡层220可以为形成第一电极层240(将在下文详细描述)提供工艺基础，形成与所述第一金属层210电连接的第一电极层240。在本技术的一些实施例中，在非rram区域，所述第一阻挡层220可以覆盖第三金属层211。
96.本实施例中，所述第一阻挡层还位于所述第一介质层表面和部分第一金属层的表面。
97.在本技术的一些实施例中，所述第二阻挡层230的材料为氧化硅，所述侧墙的材料为氮化硅。
98.在本技术的一些实施例中，所述第一阻挡层220的厚度为200埃至600埃，所述第二阻挡层230的厚度为150埃至250埃。例如，所述第一阻挡层220的厚度为380埃，所述第二阻挡层230的厚度为200埃。
99.半导体结构还包括：位于第二电极层表面的掩模保护层，所述掩模保护层的材料和所述第二阻挡层的材料不同；所述侧墙还位于掩模保护层的侧壁。
100.在本技术的一些实施例中，位于阻变层250底部的第二阻挡层230的厚度大于位于侧墙280底部的第二阻挡层230的厚度，且大于非存储区上的第二阻挡层230的厚度；所述侧墙280还延伸至阻变层250底部的第二阻挡层230的侧部表面。所述侧墙280可以完整保护所述阻变层250和第二电极层260。
101.在本技术的一些实施例中，所述第一电极层240的材料可以是诸如钽(ta)、钛(ti)、铂(pt)、铱(ir)、钌(ru)、钨(w)等的金属材料，也可以是诸如氮化钽(tan)、氮化钛(tin)等的导电材料、或上述材料的任意组合。所述第一电极层240还可以是包括多层上述材料的复合结构膜层。
102.所述阻变层250为rram单元的电阻材料层，所述阻变层250用于形成被认为是rram器件的可操作机制的
″
细丝
″
。同时，所述阻变层250还起到所述第一电极层240和所述第二电极层260之间的绝缘介质层的作用。
103.所述阻变层250的材料为具有电诱导阻变特性的材料，所述电诱导是指材料的电阻会在特定外加信号下发生变化，而且材料阻值变化后不会因电信号的撤除而恢复；并且材料的电阻是可逆的，施加一种形式的电信号能够使材料的电阻变小，施加另一种形式的电信号又能使阻值变大恢复到高阻。
104.在本技术的一些实施例中，所述阻变层250的材料可以是非晶硅、多晶硅、氧化铜、氧化铝、氧化钛、氧化钽、或二氧化铪、或上述材料的任意组合。
105.所述第二电极层260为rram单元的顶部电极层。在本技术的一些实施例中，所述第二电极层260的材料可以是诸如银(ag)、铜(au)、铂(pt)、钨(w)等的金属材料，也可以是诸如氮化钽(tan)、氮化钛(tin)等的导电材料、或上述材料的任意组合。所述第二电极层430还可以是包括多层上述材料的复合结构膜层。
106.所述第二电极层260、阻变层250以及第一电极层240构成一个基本的rram单元，其器件尺寸可以根据需要设定。
107.在本技术的一些实施例中，所述第二电极层260表面还形成有掩膜保护层270，所述掩模保护层的材料和所述第二阻挡层的材料不同；所述侧墙还位于掩模保护层的侧壁。
108.所述掩膜保护层270可以为硬掩膜保护层，所述硬掩膜保护层为单层结构或叠层结构。在本技术的一些实施例中，所述掩膜保护层270的材料可以是碳化硅(sic)、氮化硅(sin)、ndc、或上述材料的任意组合。
109.所述侧墙280用于保护rram单元。
110.在本技术的一些实施例中，所述侧墙280的材料包括氮化硅、碳化硅等。
111.所述半导体结构还包括：第二介质层290，覆盖所述第二阻挡层230、所述侧墙280和所述掩膜保护层270；第二金属层，贯穿所述第二电极层上的第二介质层和所述掩膜保护层，并与所述第二电极层电接触。
112.所述第二介质层290为层间介质层(imd)。
113.在本技术的一些实施例中，所述第二介质层290的材料可以是氧化硅(例如，sio2)、低k或超低k的电介质(例如，介电常数k小于2的电介质)。
114.所述第二金属层212贯穿所述第二介质层290、所述掩膜保护层270，所述第二金属
层212与所述第二电极层260接触。
115.在本技术的一些实施例中，所述第二金属层212的材料可以是诸如铜(cu)、铝(al)、钽(ta)、钨(w)、钴(co)等的金属材料，也可以是诸如氮化钛(tin)、氮化钽(tan)等的导电材料、或上述材料的任意组合。
116.在本技术的一些实施例中，在非rram区域，在所述第三金属层211表面形成有插塞214，在所述插塞214表面形成有第四金属层213。
117.在本技术的一些实施例中，所述插塞214的材料可以是诸如铜(cu)、铝(al)、钽(ta)、钨(w)、钴(co)等的金属材料，也可以是诸如氮化钛(tin)、氮化钽(tan)等的导电材料、或上述材料的任意组合。所述第四金属层213的材料和形成工艺可以与第二金属层212相同。
118.本技术所述的半导体结构，在原来的第一阻挡层220表面形成有第二阻挡层230，侧墙280的材料与所述第二阻挡层230的刻蚀选择比较高，可以在保证所述第二阻挡层230厚度稳定的情况下对氮化硅层进行刻蚀；此外，所述非rram区域和所述rram区域的所述第一阻挡层220和所述第二阻挡层230可以同步形成，故而无需对非rram逻辑单元的形成工艺进行适应性调整。
119.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。