半导体结构的制造方法与流程

本发明涉及集成电路制造技术领域，特别涉及一种半导体结构的制造方法。

背景技术：

半导体集成电路芯片的工艺制造利用批量处理技术，在同一硅衬底上形成大量各种类型的复杂器件，并将其互相连接以具有完整的电子功能。随着超大规模集成电路的迅速发展，芯片的集成度越来越高，元器件的尺寸越来越小，因器件的高密度、小尺寸引发的各种效应对半导体制造结果的影响也日益突出。

以光刻技术为例，随着半导体技术进入45纳米及以下节点，半导体器件的线宽越来越小，关键尺寸的控制也越来越重要，对光刻工艺的要求也越来越高。为了满足光刻的要求，除了在光刻设备方面的升级换代以外，对形成在硅片表面的作为掩模层的光刻胶的要求也越来越严格。例如，通过光刻和刻蚀工艺在目标刻蚀层中刻蚀出至少一个开口(包括沟槽、通孔和接触窗口等)，以用于形成目标结构，例如栅极线、位线、存储单元以及金属半导体结构等。目前，在目标刻蚀层中形成不同图案特征尺寸(criticaldimension，cd)的开口前，通常会先在目标刻蚀层上形成底部抗反射层(barc)和光刻胶层(pr)作为硬掩膜层，刻蚀形成开口时，由于图案的特征尺寸(cd)以及图案之间的间距(pitch)不断缩小，很容易出现光刻胶图案的图案缺陷，例如但不局限于图案坍塌(如图4a所示)、线边缘粗糙度(ler)和线宽粗糙度(lwr))等，严重影响工艺的可靠性与成品率，无法满足更小特征尺寸的半导体器件的制造。

技术实现要素：

本发明的目的在于提供一种半导体结构的制造方法，通过改进硬掩模叠层的结构，避免光刻胶坍塌现象，提高工艺可靠性，并缩短生产周期，降低生产成本。

为了达到上述目的，本发明提供一种半导体结构的制造方法，包括：

提供前端器件层，并在所述前端器件层上形成目标刻蚀层；

在所述目标刻蚀层上形成硬掩模叠层，所述硬掩模叠层包括依次形成在所述目标刻蚀层上的非定形碳层、抗反射介电层及光刻胶层；

图案化所述硬掩模叠层以定义出沟槽图案；

刻蚀所述目标刻蚀层形成沟槽以暴露出部分所述前端器件层。

可选的，图案化所述硬掩模叠层的过程包括：

图案化所述光刻胶层，停止在所述抗反射介电层；

以图案化的所述光刻胶层为掩模，刻蚀所述抗反射介电层，在所述抗反射介电层定义出沟槽图案；

以所述抗反射介电层为掩模，刻蚀所述非定形碳层，将所述沟槽图案转移至所述非定形碳层。

可选的，所述抗反射介电层和所述光刻胶层之间还形成有底部抗反射层。

可选的，所述目标刻蚀层为介电层。

可选的，所述目标刻蚀层的材料包括sioc。

可选的，所述前端器件层与所述目标刻蚀层之间形成有第一刻蚀停止层，所述目标刻蚀层和所述硬掩模叠层之间形成有第二刻蚀停止层。

可选的，所述第一刻蚀停止层的材料包括ndc，第二刻蚀停止层的材料包括teos。

可选的，所述非定形碳层的厚度范围为

可选的，形成沟槽后还包括：

在所述沟槽内填充金属形成金属层。

可选的，所述前端器件层通过接触孔与所述金属层连接。

综上，本发明提供一种半导体结构的制造方法，包括提供前端器件层，并在所述前端器件层上形成目标刻蚀层，在所述目标刻蚀层上形成由非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层，然后，图案化所述硬掩模叠层以定义沟槽图案，以刻蚀所述目标刻蚀层形成沟槽，使沟槽与所述前端器件层连接。本发明采用非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层对所述目标刻蚀层进行刻蚀，利用多层材料间刻蚀选择比的连续向下转移，消除目标刻蚀层刻蚀过程中对光刻胶厚度的依赖，进而避免光刻胶因厚度造成的坍塌现象，提高工艺的可靠性和成品率。另外，本发明中半导体结构的制造过程中，仅需要使用氧化物刻蚀设备，而不需要金属刻蚀设备，缩短了生产周期，降低了生产成本。

附图说明

图1a至图1c为一种半导体结构的制造方法的相应步骤对应的结构示意图；

图2为本发明一实施例提供的半导体结构的制造方法的流程图；

图3a至图3c为本发明一实施例提供的半导体结构的制造方法的相应步骤对应的结构示意图；

图4a和图4b为半导结构的电镜图。

其中，附图标记说明：

100-衬底；110-前端器件层；101-层间介质层；102-接触孔；103-第一刻蚀停止层；104-目标刻蚀层；105-第二刻蚀停止层；106-金属硬掩模层；107-抗反射介电层；108-底部抗反射层；109-光刻胶层；120-沟槽；

200-衬底；210-前端器件层；201-层间介质层；202-接触孔；203-第一刻蚀停止层；204-目标刻蚀层；205-第二刻蚀停止层；206-非定形碳层；207-抗反射介电层；208-底部抗反射层；209-光刻胶层；210-硬掩模叠层；230-沟槽。

具体实施方式

集成电路的制造过程会涉及到光刻、刻蚀以及薄膜沉积等工艺，通过光刻和刻蚀工艺可在目标刻蚀层中刻蚀出至少一个开口(包括沟槽、通孔和接触窗口等)，以用于形成目标结构。目前，在目标刻蚀层中形成不同图案特征尺寸(criticaldimension，cd)的开口前，为避免因图案的特征尺寸(cd)以及图案之间的间距(pitch)不断缩小造成的光刻胶图案的图案缺陷，通常会先在目标刻蚀层上形成金属或金属化合物作为金属硬掩膜层(metalhardmask，mhm)，来获得更小特征尺寸的全部或者部分开口图形，例如采用氮化钛(tin)金属硬掩膜(metalhardmask，mhm)工艺，以利用tin与低介电材料层(lk)和光刻胶层(pr)之间的高刻蚀选择性，通过部分刻蚀通孔(partialviaetch)的方法来形成铜互连制程中的双大马士革结构。

以芯片制造后段制程(backendofline，beol)中金属硬掩膜(metalhardmask，mhm)工艺制造第一金属层为例，具体的，首先，如图1a所示，提供前端器件层110，所述前端器件层110包括衬底100及形成在所述衬底100上的晶体管等半导体器件，在前端器件层110中还包括层间介质层101，所述层间介质层101中形成有接触孔(contact)102，用于连接前端器件层110中的半导体器件与后续形成的金属层。

接着，在所述前端器件层110上依次形成第一刻蚀停止层103、目标刻蚀层104、第二刻蚀停止层105、金属硬掩模层106，抗反射介电层107、底部抗反射层108及光刻胶层109。其中，所述目标刻蚀层104例如为低k介电层。对所述光刻胶层109及所述底部抗反射层108进行图案化，以定义沟槽图案，如图1a所示；

接着，以图案化的所述第一光刻胶层109及所述底部抗反射层108为掩模，蚀刻所述抗反射介电层107及所述金属硬掩模层106，暴露出所述第二刻蚀停止层105(并且可以在图案化位置去除所述第二刻蚀停止层105的一部分，如图1b所示)，形成沟槽(图中未示出)，并去除剩余的所述光刻胶层109及所述底部抗反射层108；

接着，以所述金属硬掩膜层106为掩模，依次蚀刻所述第二刻蚀停止层105、所述目标刻蚀层104及第一刻蚀停止层103，形成沟槽120，暴露出所述层间介质层101中与衬底100上半导体器件连接的接触孔(contact)102，并在所述沟槽120内填充金属并进行化学机械研磨处理，形成金属层，使所述金属层与所述接触孔102连接，将所述金属层作第一金属层进行后续金属互连工艺。

采用上述金属硬掩膜(metalhardmask，mhm)工艺刻蚀开口形成目标半导体结构，需要使用到刻蚀金属硬掩模的金属刻蚀设备和刻蚀目标刻蚀层的氧化物刻蚀设备，生产周期较长，成本较高。为了解决上述问题，本发明提供一种半导体结构的制造方法，包括提供前端器件层，并在所述前端器件层上形成目标刻蚀层；在所述目标刻蚀层上形成由非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层，然后，图案化所述硬掩模叠层以定义沟槽图案，以刻蚀所述目标刻蚀层形成沟槽，使沟槽与所述前端器件层连接。本发明采用非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层对所述目标刻蚀层进行刻蚀，利用多层材料间刻蚀选择比的连续向下转移，消除目标刻蚀层刻蚀过程中对光刻胶厚度的依赖，进而避免光刻胶因厚度造成的坍塌现象，提高工艺的可靠性和成品率。另外，本发明中半导体结构的制造过程中，仅需要使用氧化物刻蚀设备，而不需要金属刻蚀设备，缩短了生产周期，降低了生产成本。

以下结合附图和具体实施例对本发明的半导体结构的制造方法作进一步详细说明。根据下面的说明和附图，本发明的优点和特征将更清楚，然而，需说明的是，本发明技术方案的构思可按照多种不同的形式实施，并不局限于在此阐述的特定实施例。附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

在说明书中的术语“第一”“第二”等用于在类似要素之间进行区分，且未必是用于描述特定次序或时间顺序。要理解，在适当情况下，如此使用的这些术语可替换，例如可使得本文所述的本发明实施例能够以不同于本文所述的或所示的其他顺序来操作。类似的，如果本文所述的方法包括一系列步骤，且本文所呈现的这些步骤的顺序并非必须是可执行这些步骤的唯一顺序，且一些所述的步骤可被省略和/或一些本文未描述的其他步骤可被添加到该方法。若某附图中的构件与其他附图中的构件相同，虽然在所有附图中都可轻易辨认出这些构件，但为了使附图的说明更为清楚，本说明书不会将所有相同构件的标号标于每一图中。

图2为本实施例提供的一种半导体结构的制造方法的流程图，如图2所示，本实施例提供的半导体结构的制造方法包括：

s01：提供前端器件层，并在所述前端器件层上形成目标刻蚀层；

s02：在所述目标刻蚀层上形成硬掩模叠层，所述硬掩模叠层包括依次形成在所述目标刻蚀层上的非定形碳层、抗反射介电层及光刻胶层；

s03：图案化所述硬掩模叠层以定义出沟槽图案；以及

s04：刻蚀所述目标刻蚀层形成沟槽以暴露出部分所述前端器件层。

图3a至图3c为本实施例提供的半导体结构的制造方法的相应步骤对应的结构示意图。以下将参考参考图2和图3a至图3c详细说明本实施例提供的半导体结构的制造方法。本实施例中以芯片制造后段制程(backendofline，beol)中第一金属层(m1)为例，具体制造方法如下：

参考图3a所示，执行步骤s01，提供前端器件层210，并在所述前端器件层210上形成目标刻蚀层。所述前端器件层210包括衬底200及形成在所述衬底200上的半导体器件(图中未示出)。所述衬底200可以为诸如硅衬底的半导体衬底，也可以由其它材料制成，例如锗(ge)、硅锗(sige)、砷化镓(gaas)或碳化硅(sic)材料等。所述半导体器件包括晶体管(例如，金属氧化物半导体场效应晶体管(mosfet)、互补金属氧化物半导体(cmos)晶体管、双极结型晶体管(bjt)、高压晶体管、高频晶体管、p沟道和/或n沟道场效应晶体管(pfet/nfet)等)、二极管、和/或其他适用的器件。通过执行多个工艺来形成上述器件，诸如沉积、蚀刻、注入、光刻、退火、和/或其他适用的工艺。所述前端器件层210中还包括层间介质层201，所述层间介质层201中形成有接触孔202(contact)，接触孔202内形成有接触金属，例如金属钨，用于连接前端器件层210中的半导体器件与后续形成的金属互连结构。

接着，所述层间介质层201上依次形成目标刻蚀层204，所述目标刻蚀层204为低k介电层(llow-kdielectric)，例如可以采用介电常数k低于2.5的介电材料形成所述目标刻蚀层204，所述目标刻蚀层204的材料包括碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、双苯并环丁烯(bcb)、聚四氟乙烯(ptfe)(特氟龙)或碳氧化硅(sioc)等，也可以由包括多孔形式的现有的介电材料的材料制成，诸如氢倍半硅氧烷(hsq)、多孔甲基倍半硅氧烷(msq)、多孔聚芳醚(pae)、多孔silk或多孔氧化硅(sio2)。在一些实施例中，所述目标刻蚀层204可以通过等离子体增强化学气相沉淀(pecvd)工艺或通过旋涂工艺沉积形成。本实施例中，所述目标刻蚀层204的材料为碳氧化硅(sioc)，所述目标刻蚀层204的厚度范围为例如为或等。

本实施例中，在所述前端器件层210和所述目标刻蚀层204之间还形成有第一刻蚀停止层203，所述第一刻蚀停止层203可以由掺杂碳化硅(nitridedopedsiliconcarbide，ndc)形成，以阻止层间介质层201中接触孔202中接触金属向所述目标刻蚀层204中扩散。在本发明其他实施例中，所述第一刻蚀停止层203的材料也可以是氮化硅(sin)、碳化硅(sic)或氮氧化硅(sion)等。

接着，参考图3a所示，执行步骤s02，在所述目标刻蚀层204上形成硬掩模叠层220，所述硬掩模叠层120包括依次形成在所述目标刻蚀层204上的非定形碳层206、抗反射介电层207及光刻胶层209。

具体的，首先，在所述目标刻蚀层204上形成第二刻蚀停止层205，所述第二刻蚀停止层205的材料可以是氮化硅(sin)、碳化硅(sic)、氮氧化硅(sion)或者未掺杂的硅酸盐玻璃(usg)、正硅酸四乙酯(teos)、氟掺杂的氧化硅玻璃(fsg)等。本实施例中所述第二刻蚀停止层205的材料为正硅酸四乙酯(teos)。

然后，在所述第二刻蚀停止层205形成非定形碳层(amorphouscarbon，apf)206，例如可以采用旋涂、cvd、pecvd、ald等合适的工艺形成所述非定形碳层206。示例性的，采用等离子体增强化学气相沉积工艺形成非定形碳层206，反应温度为200-300摄氏度，沉积工艺采用的气体为c3h6、c2h4或者c2h2等碳氢化合物。

接着，在所述非定形碳层206上形成抗反射介电层(darc)207及光刻胶层209。所述抗反射介电层207的材料例如为氮氧化硅(sion)，所述光刻胶层209可为正性光刻胶或负性光刻胶，例如，所述光刻胶层209由聚(甲基丙烯酸甲酯)(pmma)、聚(甲基戊二酰亚胺)(pmgi)、酚醛树脂(dnq/酯醛树脂)、su-8或其他适用的材料制成。优选的，在所述抗反射介电层207和光刻胶层209之间还形成有底部抗反射层(barc)208，用于防止光线通过所述光刻胶层209后发生反射，使光刻胶均匀曝光，提高曝光的精度。

非定形碳具有较好的透光性，更利于光刻中的层对准(overlap)，且非定形碳硬度较大，相对其它材质具有高的刻蚀选择比，另外，非定形碳是一种非常容易去除的材料。本实施例采用非定形碳层(apf)206和抗反射介电层(darc)207结合能够有效减少刻蚀对光刻胶层209的厚度依赖程度，使光刻胶层209的厚度减薄，进而避免光刻胶图案缺陷，例如光刻胶坍塌等，如图4b所示。本实施例中，采用光刻胶层(pr)209、抗反射介电层(darc)207及非定形碳层(apf)206组成硬掩模叠层(pr/darc/apf)，利用多层材料间刻蚀选择比的连续向下转移，消除目标刻蚀层刻蚀过程中对光刻胶厚度的依赖，进而避免光刻胶因厚度造成的坍塌现象。

接着，参考图3b所示，执行步骤s03，图案化所述硬掩模叠层210以定义沟槽图案。具体的，首先，图案化所述光刻胶层209和所述底部抗反射层208，停止在所述抗反射介电层207；然后，以图案化的所述光刻胶层209及所述底部抗反射层208为掩模，刻蚀所述抗反射介电层207，在所述抗反射介电层207定义沟槽图案，去除剩余所述光刻胶层209和所述底部抗反射层208；以所述抗反射介电层207为掩模，刻蚀所述非定形碳层206，将所述沟槽图案转移至所述非定形碳层206，以形成图案化的所述硬掩模叠层210。

在硬掩模叠层(pr/darc/apf)210中，所述光刻胶层(pr)209只需要作为抗反射介电层(darc)207刻蚀的阻挡层，所述抗反射介电层(darc)207可以设计得较薄，小于例如所述抗反射介电层(darc)207的厚度为所述光刻胶层(pr)209的厚度即使减薄到也能满足所述抗反射介电层(darc)207的刻蚀要求。所述抗反射介电层207可以设计得很薄的原因还包括：所述非定形碳层206对所述抗反射介电层207具有超高的刻蚀选择比(大于50)，即使所述非定形碳层206的厚度高达厚度的抗反射介电层207也足够作为所述非定形碳层206刻蚀的阻挡层。在将沟槽图案从所述抗反射介电层207转移至所述非定形碳层206后，因为所述非定形碳层206的厚度不会对光刻工艺产生负面影响，所述非定形碳层206的厚度可以设计的比较厚，大于例如，本实施例中，所述非定形碳层206的的厚度范围为例如为较厚的所述非定形碳层206完全可以作为后续刻蚀目标刻蚀层204的阻挡层，通过这样层层材料的转移，目标刻蚀层204最终刻蚀时阻挡层是所述非定形碳层206而不是光刻胶层209，再加上非定形碳层206对抗反射介电层207的超高选择比，从而减轻了刻蚀对光刻胶厚度的依赖，而光刻胶厚度的减薄，有利于进一步提升其工艺能力，提高工艺的可靠性和成品率，满足图形特征尺寸较小的半导体结构的制造。

接着，参考图3b所示，执行步骤s04，以图案化的所述硬掩模叠层220掩模，刻蚀所述目标刻蚀层204形成沟槽230，所述沟槽230与所述前端器件层210连接。例如可以采用干法刻蚀工艺刻蚀所述目标刻蚀层204，干法刻蚀过程中刻蚀气体包括cf4、chf3或c4f8中的至少一种。本实施例中，所述第一刻蚀停止层203的材料为掺杂碳化硅(ndc)，刻蚀所述目标刻蚀层204后，刻蚀第一刻蚀停止层203使所述沟槽230延伸至层间介质层201，进而使所述沟槽230与所述前端器件层210中接触孔202连接。所述刻蚀第一刻蚀停止层203采用衬垫层蚀除(linerremoval,lrm)工艺，刻蚀气体包括cf4、o2和n2，在lrm刻蚀之后，通入h2防止在lrm刻蚀过程中暴露的接触孔202中金属被氧化。刻蚀形成所述沟槽230后，对所述沟槽230进行等离子清洗，并去除残余的硬掩模叠层220。

本实施例提供的半导体结构的制造方法还包括，在所述沟槽填充金属，形成属层(图中未示出)，所述金属层与所述接触孔202连接，将所述金属层做第一金属层进行后续金属互连工艺。所述金属层材料为铝、银、铬、钼、镍、钯、铂、钛、钽、铜中的一种或多种，本实施例中所述金属层的材料为铜或铜合金，例如可以采用电镀铜的工艺形成金属层。

需要说明的是，本实施例中是以芯片制造后段制程(back-endofline，beol)中第一金属层(m1)为例进行介绍，在本发明其他是实施例中，所述目标刻蚀层的刻蚀也可以应用到其他工艺制程，例如所述目标刻蚀层可以为多晶硅，用于前端制程中的栅极刻蚀工艺。

综上所述，本发明提供一种半导体结构的制造方法，包括提供前端器件层，并在所述前端器件层上形成目标刻蚀层；在所述目标刻蚀层上形成由非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层，然后，图案化所述硬掩模叠层以定义沟槽图案，以刻蚀所述目标刻蚀层形成沟槽，使沟槽与所述前端器件层连接。本发明采用非定形碳层、抗反射介电层及光刻胶层组成的硬掩模叠层对所述目标刻蚀层进行刻蚀，利用多层材料间刻蚀选择比的连续向下转移，消除目标刻蚀层刻蚀过程中对光刻胶厚度的依赖，进而避免光刻胶因厚度造成的坍塌现象，提高工艺的可靠性和成品率。另外，本发明中半导体结构的制造过程中，仅需要使用氧化物刻蚀设备，而不需要金属刻蚀设备，缩短了生产周期，降低了生产成本。