一种MOSFET终端结构及其制备方法与流程

一种mosfet终端结构及其制备方法
技术领域
[0001]
本发明涉及芯片领域，更确切地说是一种mosfet终端结构。


背景技术：

[0002]
沟槽mosfet是近年来发展的新一代功率mosfet，因其具有低的导通电阻、开关损耗低、开关速率快等优点，被广泛的应用于各个领域中。沟槽mosfet 器件内部结构主要分为元胞区和外围的终端区，除了元胞区本身的设计外，终端区的结构也会直接影响到器件的性能。如今的常规终端结构一般由若干个等间距的分压沟槽以及一个更宽的截止沟槽构成，但是这样的终端结构电场仍过于集中于最外围截止沟槽底部，不能充分发挥元胞区的性能。专利 cn104638011a中公布了一种加深所有终端沟槽深度的结构，从而实现器件耐压的提升。
[0003]
如今沟槽mosfet终端区大多采用多采用若干个等距分布的分压沟槽以及一个截止沟槽构成。根据仿真显示，在中压100v产品中，当器件承受反向偏压时，大电场集中在最外侧边缘截止沟槽处，并不能完全发挥出元胞区的性能。即使专利cn104638011a中公布了一种加深所有终端沟槽深度的结构来提升终端区的耐压能力的结构，大电场仍然集中在最外围截止沟槽处。本发明在不改变元胞区设计的前提下，通过优化终端电场的分布，达到提升整个器件耐压的作用。


技术实现要素：

[0004]
本发明的目的是提供一种mosfet终端结构及其制备方法，与现有技术相比，本发明通过优化终端沟槽的排布结构，达到了优化终端电场，提升器件耐压的效果。
[0005]
本发明采用以下技术方案：
[0006]
一种mosfet终端结构，包括终端分压区，所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。
[0007]
所述沟槽设置于外延层中，且外延层的另一侧设有基层。
[0008]
在外延层通过离子注入注入p型杂质，然后进行退火处理，形成沟道区。
[0009]
所述沟槽内壁及所述沟槽之间的外延层上淀设有栅极氧化层。
[0010]
所述沟槽内通过多晶硅填充满。
[0011]
还包括正面电极，包括顶层金属，顶层金属连接各年接触孔，且接触孔的底部为离子注入层。
[0012]
还包括漏极，且所述漏极设于基层的另一侧，且为金属层。
[0013]
一种mosfet终端结构的制备方法，
[0014]
包括以下步骤：
[0015]
在基片上进行外延生长；
[0016]
掩蔽层生长；
[0017]
沟槽光刻；
[0018]
沟槽刻蚀；
[0019]
栅氧生长以及多晶硅淀积；
[0020]
多晶硅刻蚀以及平坦化；
[0021]
沟槽区p+注入以及退火；
[0022]
源区n+注入以及退火；
[0023]
接触孔光刻；
[0024]
接触孔刻蚀、接触孔注入以及杂质激活；
[0025]
接触孔金属填充以及平坦化；
[0026]
顶层金属淀积以及平坦化；
[0027]
背面减薄、电镀，形成漏极。
[0028]
所述终端分压区内设有若干的沟槽，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距逐渐增大。
[0029]
将内部终端沟槽的宽度由小到大设定，相同的光刻条件进行刻蚀从而实现靠近元胞区的终端沟槽实现由浅到深的排布方式。
[0030]
将内部终端沟槽的宽度设定相同，通过增加光刻次数来控制每个沟槽的不同深度。
[0031]
本发明的优点是：与一般沟槽mos终端结构若干个分压沟槽等深度等间距排列相比，本发明对终端分压沟槽间距进行调整，优化电场分布，提升器件耐压。终端沟槽中靠近元胞区由内向外前几个沟槽深度逐渐加深，沟槽间距逐渐增大，将原本外部截止环沟槽的大电场，转移至内部分压沟槽处，从而提升整个器件的击穿电压。从仿真结果来看，对于100v产品，击穿电压能得到20％左右的提升。
附图说明
[0032]
下面结合实施例和附图对本发明进行详细说明，其中：
[0033]
图1至图13是发明的的结构制备过程示意图。
[0034]
图14a是现有技术的终端结构的电场分布图。
[0035]
图14b是现有技术的终端结构的击穿电压图。
[0036]
图15a是专利cn104638011a的电场分布图。
[0037]
图15b是专利cn104638011a的击穿电压图。
[0038]
图16a是现有技术调整终端沟槽间距后的电场分布图。
[0039]
图16b是现有技术调整终端沟槽间距后的电场分布图。
[0040]
图17a是本发明的电场分布图。
[0041]
图17b是本发明的电场的水平切线图。
[0042]
图17c是本发明的靠近元胞区三个终端沟槽底部的电场斜切线图。
[0043]
图18是本发明中的四种终端结构的击穿电压曲线比较图。
[0044]
图19a是本发明的实际工艺中元胞沟槽的截面图。
[0045]
图19b是本发明的实际工艺中终端沟槽的截面图。
[0046]
图20a是设有两个沟槽时的电场分布图。
[0047]
图20b是设有两个沟槽时的电场分布图。
具体实施方式
[0048]
下面进一步阐述本发明的具体实施方式：
[0049]
如图1至图13所示，本发明的制备方法包括以下步骤：
[0050]
具体方法步骤如下，n型mosfet元胞为例：
[0051]
1，根据mosfet的特性需求选择合适的外延圆片，该圆片由低电阻率(电阻率一般为0.001～0.005ω
·
cm)的n型基片1和较高电阻率的外延层2组成，如图1所示，；
[0052]
2，在外延层2表面长一层掩蔽层3，掩蔽层的作用是为后面的沟槽刻蚀提供掩蔽，掩蔽层3材料的成分可以为氧化硅、氮化硅或者两者结合，掩蔽层厚度通常为2000～5000埃，如图2所示；
[0053]
3，在掩蔽层上淀积一层光刻胶4，进行沟槽5光刻，刻蚀掉所需刻蚀沟槽处的掩蔽层，形成刻蚀窗口，刻蚀窗口尺寸大小通常为0.2～0.4um，如图3 所示；
[0054]
4，去除表面多余光刻胶4，在掩蔽层3的作用下进行沟槽刻蚀，通常采用干法刻蚀，刻蚀深度在1～3um左右，如图4所示；
[0055]
5，去除表面掩蔽层，生长一层薄的牺牲氧化层并去除。再通过热生长的方式，在硅表面和沟槽侧壁以及底部生长出一层厚度在200～1000埃的栅极氧化层6，如图5所示；
[0056]
6，淀积一层n型重掺杂多晶硅7，将沟槽填充满，通过干法刻蚀或化学机械平坦化将表面多余的多晶硅去除，如图6所示；
[0057]
7，在外延层通过离子注入注入p型杂质，然后进行退火处理，形成沟道区8。注入能量控制在100～200kev，退火温度一为900～1200℃，形成沟道区。注入剂量、能量以及退火温度根据实际所需的开启电压范围调整，如图7所示；
[0058]
8，淀积一层介质层以及光刻胶，进行源区光刻，刻蚀掉源区上方介质层，去除光刻胶后进行源区离子注入。通常注入离子为砷或磷离子，注入剂量远高于沟道区注入，注入能量远低于沟道区注入。再进行温度在 900～1000℃的退火处理，形成源区9，如图8所示；
[0059]
9，淀积一层介质层以及光刻胶10，进行接触孔开口光刻，刻蚀掉接触孔位置的介质层，如图9所示；
[0060]
10，去除多余光刻胶，进行接触孔刻蚀，一般也为干法刻蚀，接触孔深度保证接触沟道区。再进行接触孔离子注入，一般注入杂质为二氟化硼(bf2) 或硼离子(boron),再经过短时间600～900℃的退火，激活接触孔杂质11，如图10所示；
[0061]
11，接触孔金属填充,淀积一层接触孔金属12并通过化学机械平坦化的方法去除表面多余金属，通常金属材料为钨，如图11所示；
[0062]
12，顶层金属淀积，顶层金属连接各个接触孔形成正面电极13，通常材料为铝铜合金，如图12所示；
[0063]
13，背面金属镀层，根据实际需求减薄芯片背面，通过化学镀层的方式镀上金属层，此金属层14一般为tiniag或agsn或au，厚度一般为几个微米，形成器件漏极，如图13所示。
[0064]
本发明的制备方法中：
[0065]
其中图4中沟槽宽度w1 51、w2 53、w3 55沟槽宽度逐渐由窄到宽，沟槽间距w11、w12、w13逐渐由小到大排列。w11 52、w12 54相对于w13的间距缩小，有效的将截止沟槽底部的大电场分摊转移至内部分压沟槽底部；w1、w2、w3沟槽宽度由窄到宽，不同的宽度使工艺
中能实现刻蚀出不同的沟槽深度。
[0066]
图4终端沟槽形成的具体方法可以分为两种：
[0067]
方法1是通过在工艺控制实现。实际晶圆制备工艺中，不同的刻蚀窗口大小会影响刻蚀速率，刻蚀窗口越大刻蚀速率越快。图14a和14b所示为分别mosfet 元胞区和终端区沟槽的截面图，元胞和终端沟槽宽度在版图中相差1500埃，刻蚀相同的深度，终端沟槽比元胞沟槽实际深了1500埃左右。将内部终端沟槽的宽度w1、w2、w3由小到大设计，从而实现靠近元胞区的终端沟槽实现由浅到深的排布方式。此方法的优势是不用额外增加光刻次数就能控制各个沟槽实现不同深度排列，节约了成本。
[0068]
方法2为多次刻蚀形成。直接通过增加光刻次数来控制每个沟槽的不同深度，也不需要将w1、w2、w3完全设计成由窄到宽的排列方式。此方法也可通过两种方法来实现。一种为可先多次刻蚀出较深沟槽相对较浅沟槽的深度，再将所有沟槽刻蚀统一刻蚀相同的深度来完成。另一种为不同深度的沟槽完全单次刻蚀完成。两种方法增加的光刻次数相同，都能达到相同的效果，可以更精确控制各个沟槽的深度，但是增加了成本。
[0069]
已通过模拟仿真验证结构和工艺可行性,其结构如图18所示。
[0070]
图14a和图14b为一般的终端结构的电场分布图，击穿电压为113v，此时大电场如图中所示集中在最外围终端沟槽处，从坐标y＝-7时的水平切线显示电场达到4.6e5 v/cm。
[0071]
图15a和图15b为现有技术专利cn104638011a中公布的结构，终端沟槽比元胞沟槽深0.5um，大电场仍集中在最外侧沟槽底部，此时击穿电压只有103v，从坐标y＝-6.5时的水平切线显示最外侧沟槽底部电场达到4.6e5 v/cm。
[0072]
图16a和图16b为在一般终端结构的基础上，调整终端沟槽间距后。击穿电压达到122v，此时大电场转移至终端区内部第一根沟槽底部，从坐标y＝-7时的水平切线显示最大电场为4.1e5 v/cm。如图16a所示，本发明在调整终端沟槽深度前先调整的终端沟槽间距，调整间距后其实击穿电压已经得到了优化，电场得到了转移，大电场集中到终端最内侧沟槽处。再通过调整沟槽深度再进一步优化电场，将大电场从最内侧沟槽处进一步分摊，再进一步提升击穿电压。若沟槽间距固定不变，只是调整沟槽深度逐渐变大或者变小，起不到优化电场分布的结果。
[0073]
图17a和图17b为最终的终端结构，第一个切线为y＝-6.8时的电场水平切线，第二个切线为靠近元胞区三个终端沟槽底部的电场斜切线，此时击穿电压为125v，最大电场为3.9e5 v/cm。
[0074]
上图为所述四种终端结构的击穿电压曲线比较图。通过比较分析本本按发明的结构4对比普通结构有效的优化的终端电场分布，提升了器件耐压。
[0075]
若本发明设置沟槽的数目为两个时，两个沟槽有深度差及间距变大的情况并不能有效的分摊截止沟槽的大电场，最终大电场仍会在截止沟槽处，对击穿电压没有明显增加。如图20a和20b所示。而沟槽的数目逐渐变多时，由于一般终端沟槽的设计数量与器件击穿电压有关，增加更多的沟槽会导致芯片面积的增加，从而增加了成本。
[0076]
通过上述方法，本发明制备得到了一种mosfet终端结构，包括终端分压区，所述终端分压区内设有若干的沟槽51、53、55，所述终端分压区的沟槽中靠近元胞区由内向外所所述沟槽深度逐渐加深，沟槽间距52、54逐渐增大。
[0077]
所述沟槽设置于外延层2中，且外延层的另一侧设有基层2。在外延层通过离子注
入注入p型杂质，然后进行退火处理，形成沟道区8。所述沟槽内壁及所述沟槽之间的外延层上淀设有栅极氧化层6。所述沟槽内通过多晶硅7填充满。还包括正面电极13，包括顶层金属，顶层金属连接各年接触孔，且接触孔的底部为离子注入层。还包括漏极，且所述漏极14设于基层的另一侧，且为金属层。如图19a、19b和图13所示。
[0078]
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。