一种高速开关结构及制备方法与流程

[0001]
本发明涉及半导体器件制备技术领域，更具体的说，涉及一种高速开关结构及制备方法。


背景技术：

[0002]
高速开关集成电路(ic)是在移动便携式设备中广泛用到的一类集成电路，例如移动产业处理器接口(mipi)开关，usb2.0开关，usb 3.0开关等等，高速开关ic的高速通道上的寄生电容会对信号产生衰减，降低可通过信号的带宽，所以需要尽量降低开关通道上的所有对地寄生电容。在开关通道的寄生电容中，开关mos管对地的寄生电容是最主要的电容，目前降低mos器件寄生电容的方法是做在隔离阱里，通过串入对地的隔离pn结电容来降低mos对地的寄生电容。
[0003]
高速开关体区到隔离的pn结寄生电容以及隔离到衬底的pn结寄生电容是决定该开关管电容的主要电容。隔离到衬底地的寄生电容又由隔离pn结的底面电容和侧墙电容组成，其大小比例关系随着mos开关体区面积和隔离面积大小变化，体区和隔离阱面积越小，pn结底面电容占比越小，pn结侧墙电容占比越大。随着通讯信号频率增加，工作电压降低，mos开关管线宽减小的趋势，mos开关管的隔离区侧墙和底面电容成为决定mos开关对地寄生电容的主要电容。
[0004]
因此，如何提供一种高速开关结构及制备方法是本领域技术人员亟需解决的问题。


技术实现要素：

[0005]
为解决上述问题，本发明提供了一种高速开关结构及制备方法，降低了高速开关中的nmos开关管对地的信号衰减，提升信号带宽，并结合隔离阱上偏置高电位降低对地寄生电容。
[0006]
为实现上述目的，本发明提供了如下技术方案：
[0007]
第一方面，本申请提供了一种高速开关结构，包括：
[0008]
p型衬底、浅槽隔离及深槽环，
[0009]
所述p型衬底上设置有p型衬底有源引出端以及深n阱隔离边界，所述浅槽隔离设置于所述p型衬底有源引出端的内侧，所述深槽环设置于所述浅槽隔离的内侧；
[0010]
更优的，所述深槽环内部包含有所述深n阱隔离边界，且所述深槽环内侧设置有深n阱隔离有源区引出端。
[0011]
优选的，所述深n阱隔离有源区引出端内侧设置有p型体区和深n阱隔离边界；
[0012]
更优的，所述p型体区和深n阱隔离的边界的内侧还依次包括：p型体区的有源引出端、源有源区和漏有源区以及的多晶硅栅极。
[0013]
优选的，所述深槽环的深度为5-120μm，深槽环的宽度为5-50μm。
[0014]
优选的，所述深槽环的侧壁与深槽环底部夹角在90-135
°
，所述深槽环侧壁与深槽
环顶部硅水平表面夹角也在90-135
°
。
[0015]
第二方面，本发明题提供了一种高速开关制备方法，所述制备方法包括：
[0016]
s1、形成mos开关管的隔离深n阱和有源区以及标准化n阱和p阱的注入和扩散；
[0017]
s2、淀积第一薄膜于所述深n阱外做为深槽环的硬掩模，涂覆光刻胶于所述第一薄膜进行深槽环图形光刻后，以形成深槽环，其中，深槽环内包含所述p型衬底上的深n阱隔离边界的侧壁，且所述深槽环内侧设置有深n阱隔离有源区引出端；
[0018]
s3、移除所述光刻胶和硬掩模，热生长一层薄氧化层作为过渡层，淀积低介电常数介质填充深槽环，然后进行刻蚀或者化学机械平坦化；
[0019]
s4、进行金属后道，通过热生长栅氧化层及淀积多晶硅，形成源漏区域和金属硅化物。
[0020]
优选的，所述深槽环的深度为5-120μm，深槽环的宽度为5-50μm。
[0021]
优选的，所述深槽环的侧壁与深槽环底部夹角在90-135
°
，深槽环侧壁与深槽环顶部硅水平表面夹角也在90-135
°
。
[0022]
经由上述的技术方案可知，与现有技术相比，本发明提供的一种高速开关结构及制备方法，具有以下效果：
[0023]
通过在mos开关管的隔离pn结侧壁形成深槽环，并填充低介电常数介质的方法，取代现有技术中隔离pn结的侧壁电容，由于深槽环深度和宽度的增加可以实现对衬底电容的极大降低，基本可等效为消除了隔离阱的pn结侧壁电容，同时，对隔离阱偏置高电位，进一步降低了隔离阱与衬底以及隔离阱与mos开关管体区的pn结底面电容，从而大大降低mos开关器件的信号通道与地之间的寄生电容，实现的高速信号带宽性能的改善。
[0024]
本发明填充沟槽降低高速通道到地之间的pn结总寄生电容的效果在降低10％到50％之间。对于更低的工作电压的开关，结合隔离深n阱偏置到高压，降低电容的效果会更加明显。所以本发明中结合这两种措施的方法可以非常有效的降低整个高速通道对地寄生电容，尤其对于5ghz以上应用的高速开关带宽，进一步的达到了成本低、效率高的效果。
附图说明
[0025]
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0026]
图1为本发明提供的现有技术的pn结隔离开关俯视图；
[0027]
图2为本发明提供的现有技术形成的pn结隔离开关纵向截面图；
[0028]
图3为本发明提供的一种高速开关结构的俯视图；
[0029]
图4为本发明提供的一种高速开关结构的纵向截面图。
[0030]
在图1-图4中：
[0031]
1-深n阱隔离边界、2-p型体区和深n阱隔离边界、3-深n阱隔离有源区引出端、4-p型体区有源引出端、5-源有源区和漏有源区、6-多晶硅栅极、7-p型衬底、8-p型衬底有源引出端、9-浅槽隔离、11-深槽环
具体实施方式
[0032]
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0033]
实施例1
[0034]
在下面的介绍中如无特殊说明，都以典型的做在带有深n阱隔离里的nmos为例，如图1-2所示的现有技术中的一种高速开关的结构示意图，包括：
[0035]
p型衬底7、浅槽隔离9，p型衬底7上设置有p型衬底有源引出端8以及深n阱隔离边界1，浅槽隔离9设置于p型衬底有源引出端8的内侧，浅槽隔离9内部包含深n阱隔离边界1，浅槽隔离9内侧设置有深n阱隔离有源区引出端3，深n阱隔离有源区引出端3内侧设置有p型体区和深n阱隔离边界2，p型体区和深n阱隔离边界2的内侧还由外向内依次包括：p型体区有源引出端4、源有源区和漏有源区5以及多晶硅栅极6.
[0036]
对于现有技术的高速开关ic电路中的开关管，通常会选用带pn结隔离的mos器件，例如做在p型衬底上的深n阱里或者深n阱和n型埋层隔离结构里，这样开关管的输入端和输出端对地的寄生电容就由下面几部分组成，如图2所示，首先是源和漏端对体端之间的pn结电容csd_b,体端对隔离阱(iso)的总pn结电容cb_iso,隔离阱(iso)到衬底的总pn结电容ciso_sub,其中cb_iso和ciso_sub又分别由pn结底面电容和侧壁电容两部分组成，
[0037]
可以列式写为：
[0038]
cb_iso＝cb_iso_0+cb_iso_sw
[0039]
以及，
[0040]
ciso_sub＝ciso_sub_0+ciso_sub_sw
[0041]
其中cb_iso_0表示体端到隔离阱的pn结底面电容，cb_iso_sw表示体端到隔离阱的pn结侧壁电容；ciso_sub_0表示隔离阱到衬底的pn结底面电容，ciso_sub_sw表示隔离阱到衬底的pn结侧壁电容。那么从高速通道到地之间的pn结总电容就是csd_b串联cb_iso，再串联ciso_sub.现有技术中高速通道到地的pn结总电容cj的计算公式就是：
[0042]
1/cj＝1/csd_b+1/(cb_iso_0+cb_iso_sw)+1/(ciso_sub_0+ciso_sub_sw)
ꢀꢀ
(1.1)
[0043]
为解决上述问题，本申请实施例提供了一种高速开关结构，参考图3-4，该高速开关结构包括：
[0044]
p型衬底7、浅槽隔离9及深槽环11，p型衬底7上设置有p型衬底有源引出端8以及深n阱隔离边界1，浅槽隔离9设置于p型衬底有源引出端8的内侧，深槽环11设置于浅槽隔离9的内侧，其中，深槽环11里包含有深n阱隔离边界1，且深槽环11内侧设置有深n阱隔离有源区引出端3，深n阱隔离有源区引出端3内侧设置有p型体区和深n阱隔离边界2，其中，p型体区和深n阱隔离的边界2的内侧还依次包括：p型体区的有源引出端4、源有源区和漏有源区5以及的多晶硅栅极6。
[0045]
具体的，深槽环11的深度为深槽环11最底部距离衬底硅表面的高度，其深槽环11的深度为5-120μm，深槽环11的宽度为5-50μm。
[0046]
具体的，深槽环11刻蚀时，要求深槽环11侧壁与深槽环11底部夹角在90-135
°
之间，深槽环11侧壁与深槽环11顶部硅水平表面夹角也在90-135
°
之间。
[0047]
本实施例中，利用深槽环11环的介质电容取代pn结侧壁电容，由于侧壁沟槽介质电容的容值与沟槽的宽度成反比，深沟槽11的宽度达到10μm以上后，深沟槽11侧壁电容基本上会非常小，可以降至pn结侧壁电容值的1/100以下，基本达到消除侧壁pn结电容的效果，所以，pn结总电容的计算公式就变为：
[0048]
1/ct≈1/csd_b+1/cb_iso_0+1/c iso_sub_0
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(1.2)
[0049]
而由于pn结反偏电容与其两端的热平衡内建电势与反偏电压绝对值之和的开根号值成反比，所以反偏电压越高，反偏pn结的电容就越小，我们把隔离端(iso端)偏置到高压后获得的电容为cb_iso_1和c iso_sub_1，那么pn结总电容的计算公式就变为：
[0050]
1/ct1≈1/csd_b+1/cb_iso_1+1/c iso_sub_1
ꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀꢀ
(1.3)
[0051]
比较式1.3与式1.1可知，ct1得益于消除侧壁电容cb_iso_sw和ciso_sub_sw，以及隔离端(iso端)偏置到高压后，cb_iso_1<cb_iso_0，c iso_sub_1<c iso_sub_0，本发明的pn结总电容ct1会明显小于现有技术中的通道pn结总电容cj。
[0052]
由上述可得，对于更低的电压的开关，降低电容的效果会更加明显，结合隔离阱偏置到高压，例如偏置到15.4v，那么cb_iso_1约变为cb_iso_0的四分之一，c iso_sub_1约变为c iso_sub_0的四分之一。
[0053]
更具体的，深槽环可以增加一块深槽环图形光罩，深槽环的图形为沿开关管的体区和隔离pn结边界扩大延伸出一定尺寸的环状图形。深槽环环状图形内侧边界由开关管的p型体区和深n阱隔离边界2往内延伸1μm到10μm，(即：1μm<b<10μm)深槽环环状图形外侧边界由开关管的深n阱隔离与p型衬底7的pn结边界往外延伸(即：1μm<a<40μm).
[0054]
同时本发明提到的深槽环中填充可以是氧化硅或其他低介电常数的介质材料，填满深槽环后并且进行平坦化或者反刻。具体沟槽刻蚀和填充工艺都可以根据具体情况下材料和应力优化进行调整。
[0055]
实施例2
[0056]
本实施例2提供一种高速开关的制备方法，具体包括：
[0057]
在cmos的p阱和n阱形成后插入深槽环工艺模块。
[0058]
1.一般包括形成隔离n型深阱，形成有源区，标准cmos的n阱和p阱注入和扩散。
[0059]
2.淀积氧化硅或者氧化硅与氮化硅多层薄膜做为深槽刻蚀硬掩模，涂覆光刻胶进行深槽环图形光刻后进行深槽刻蚀，深槽环的图形为环状，其内侧要求在mos开关管的隔离n型深阱的pn结边界以内，而其外侧要在隔离n型深阱与衬底的pn结边界以外一段距离，即深槽刻蚀窗口内包含mos开关管隔离n型深阱与衬底的pn结边界的侧壁。
[0060]
3.移除光刻胶和硬掩模，热生长一层薄氧化层作为过渡层，用cvd或hdp方法淀积氧化硅介质填充深槽，然后进行刻蚀或者化学机械平坦化。
[0061]
4.继续标准cmos工艺，包括热生长栅氧化层，多晶硅淀积，形成源漏区域，形成金属硅化物，进行标准cmos工艺的金属后道工艺。
[0062]
实施例3
[0063]
本实施例3还提供一种高速开关的制备方法，具体包括：在金属后道之前插入深槽环工艺模块：
[0064]
1.标准隔离型cmos开关前道工艺，一般包括形成隔离n型深阱，形成有源区，标准cmos的n阱和p阱注入和扩散，多晶栅极淀积和源漏区域形成。
[0065]
2.淀积氧化硅或者氧化硅与氮化硅多层薄膜做为深槽刻蚀硬掩模，涂覆光刻胶进行深槽环图形光刻后进行深槽刻蚀，深槽刻蚀窗口内包含mos开关管的隔离n型深阱与p衬底的pn结边界的侧壁。
[0066]
3.移除光刻胶，用pecvd结合hdp方法淀积氧化硅介质填充深槽，然后进行刻蚀或者化学机械平坦化，去除硬掩模。
[0067]
4.进行标准cmos工艺的金属后道工艺。
[0068]
实施例4
[0069]
利用本发明提供的高速开关结构，本发明中开关p型体区和深n阱隔离pn结边界2不在深槽环11里，而是在n型深阱区1里面，因此，n型深阱区1的电位可以从表面经由n型深阱区的有源引出端3接出来，也就是说n型深阱区1可以从表面加偏置电压，
[0070]
根据反偏二极管的耗尽层电容公式：
[0071][0072]
式中，为二极管反偏下的电容与根号下内建电势，v
d
为反偏电压，二极管加反偏电压时v
d
为负,而当公式中的二极管工艺确定后，除了偏置电压v
d
，其他均为确定的常数。
[0073]
根据公式，当二极管内建电势的典型值为0.6v,那么当v
d
＝-5v时，本案的隔离和衬底地之间反偏pn结电容就会变为前案的1/3，本案的隔离与开关nmos的体区之间的反偏电容也会变为前案的1/3.对于减小寄生电容的效果非常明显。
[0074]
由实施例4可见，加入偏置电压对于降低隔离和衬底地之间的反偏pn结电容，以及降低隔离与开关nmos的体区之间的反偏电容的影响都很大。
[0075]
上述深槽环工艺集成在有n型深阱隔离cmos工艺中的实施方式，其他还有很多实施方式，例如将上述深槽环工艺集成在有p型外延和n型埋层的隔离cmos工艺中或者将该填充介质深槽环工艺模块集成到cmos工艺中的其他位置，只要符合本发明提到的集成填充介质深槽环工艺，用深槽环中的介质电容来代替隔离n阱和p型衬底之间的pn结侧壁电容的思想都书与本发明保护范围之内，同时本发明提到的n型深阱还应接到高电位，进一步降低隔离n型深阱与衬底的寄生pn结底面电容，从而进一步降低高速开关对地电容，提升高速开关产品带宽性能。
[0076]
对所公开的实施例的上述说明，无论何种深槽环图形，只要是符合本发明之在pn结隔离边界形成介质填充的深槽环以取代pn结隔离侧壁电容思路的方法，均在本发明要求保护范围之内。
[0077]
使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。