一种集成电路全抗静电基座的制作方法

本发明涉及集成电路技术领域，具体涉及一种集成电路全抗静电基座。

背景技术：

随着集成电路的工业制程越来越高，晶体管集成度越来越高，芯片内布线越来越精细，芯片的抗静电功能也越来越低。为使芯片具有一定抗静电能力，芯片设计和生产过程中不得不留出足够的晶园面在芯片内部的电路中增设抗静电保护电路，来对许多芯片入口进行从0伏开始到几千伏的抗静电防护。这样就会占用许多珍贵的晶园面积，也使芯片成本维持在高位。若为了减少晶园占用而减少静电保护电路的设置，则会大大降低芯片抗静电能力，从而影响使用。

因此，如何在满足芯片抗静电能力的同时减少晶园占用成为集成电路制造业的难点。

技术实现要素：

本发明的目的就是针对现有技术的缺陷，提供一种集成电路全抗静电基座，能大大减少晶园占用，并同时达到较好的抗静电效果。

本发明的技术方案为：一种集成电路全抗静电基座，包括针状电极、导电环、接地线、绝缘填充体和接地外环，所述针状电极为电压诱变阻膜包线，所述针状电极阵列分布于所述接地外环内，每行所述针状电极均垂直设有一条接地线，每个所述针状电极上均紧密套固有一个导电环，所述导电环与所述接地线导电连接，所述接地线两端与所述接地外环导电连接，所述接地外环与针状电极、导电环、接地线之间通过绝缘填充体密封固定，每个所述针状电极的两端与所述绝缘填充体的表面平齐，所述针状电极的最后一行在行尾增设一个针状电极a，所述针状电极a为与最后一行接地线导电连接的金属裸线，所述接地线为电路基板附铜层经蚀刻形成的条状铜带。

较为优选的，所述电压诱变阻膜包线包括导电芯线和包覆于芯线外的电压诱变阻膜。

较为优选的，所述针状电极的行、列数与被保护芯片球栅阵列引脚的行、列数一致。

较为优选的，所述接地线的高度与所述导电环的高度一致，且小于所述针状电极的高度。

较为优选的，所述导电环与所述导电环覆盖的芯线之间满足粒子隧道关系。

较为优选的，所述针状电极形成的阵列中，各针状电极之间的行距和列距均与被保护芯片球栅阵列引脚的行距、列距一致。

较为优选的，所述接地外环为环绕绝缘填充体镀覆而成的导电层。

较为优选的，所述导电环为环绕针状电极镀覆形成的导电层。

较为优选的，所述绝缘填充体为包含石墨烯0.3％—30％，环氧树脂70％—99.5％，其它材料0.2％的具有吸收由高压脉冲电路产生的二次感应造成的瞬变能量的高温固化材料。

较为优选的，所述导电环通过焊接方式与接地线导电连接。

本发明的有益效果为：将本方案的基座设置在印刷电路板与芯片之间，基座接入芯片引脚后，当芯片中的任意一只引脚感应到一个脉冲高压时，该引脚对应的基座腔内的一个电极表面的电压诱变阻膜的开关功能就会被触发，使这个电压以电流的形式沿引脚→电压诱变阻膜→金属环→接地线→电路板地线进行能量释放，从而使芯片内部电路全部得到高压脉冲保护。本基座相当于在芯片外围构筑了一道高压静电脉冲过滤网，它将可能进入芯片的超过300v的高压脉冲提前吸收并钳位在一个较低的电压(一般为150v)以内，这样芯片内部就只需要进行300v以下的抗静电防护而无需进行从几伏到几千伏的抗静电防护了。这样就使大部分用于制作静电防护的晶园面积节省下来，这些节约下来的晶园面积又可大量增加晶体管数量，从而大大提高晶园利用率，在降低芯片成本的同时又使芯片的安全性得到充分的保障。

附图说明

图1为本发明立体结构(含接地外环)示意图；

图2为本发明立体结构(不含接地外环)示意图；

图3为本发明纵向断面示意图；

图4为图3的a部放大示意图；

图5为本发明横向端面示意图；

图6为图5的b部放大示意图；

图7为本发明切片前单行针状电极、接地线和导电环的位置关系示意图；

图8为本发明电路基板上接地线的布置示意图。

图中：1-针状电极，2-绝缘填充体，3-接地外环，4-针状电极a，5-接地线，6-导电环，7-电路基板

具体实施方式

下面结合附图和具体实施例对本发明作进一步的详细说明，便于清楚地了解本发明，但它们不对本发明构成限定。

如图1、2所示，本方案一种集成电路全抗静电基座为与被保护芯片形状一致的方形结构。其包括针状电极1、导电环6、接地线5、绝缘填充体2和接地外环3。所述针状电极1为电压诱变阻膜包线，如图3、4所示，针状电极1阵列分布于接地外环3内。

如图5、6所示，每行所述针状电极1均垂直设有一条接地线5，每个所述针状电极1上均紧密套固有一个导电环6，所述导电环6与所述接地线5导电连接，所述接地线5两端与所述接地外环3导电连接，所述接地外环3与针状电极1、导电环6、接地线5之间通过绝缘填充体2密封固定，每个所述针状电极1的两端与所述绝缘填充体2的表面平齐。所述针状电极1的最后一行在行尾增设一个针状电极a4，所述针状电极a4为与最后一行接地线5导电连接的金属裸线。接地外环3为环绕绝缘填充体2镀覆而成的导电层。通过该接地外环3可以使所有针状电极1的接地极产生并接且与该接地端针状电极a4连接。

所述针状电极1的行、列数与被保护芯片球栅阵列引脚的行、列数一致。所述针状电极1形成的阵列中，各针状电极1之间的行距和列距均与被保护芯片球栅阵列引脚的行距、列距一致。其排列间距以电极中心点与相邻电极中心点之间的间距。根据芯片的种类，针状电极1通常有横向和纵向上的排列均为0.4mm或0.5mm或0.6mm或0.8mm或1.0mm或1.27mm等6个不同间距排列的规格。本实施例中，针状电极1为22行、22列，其中，最后一行为23个电极。

所述导电环6与所述导电环6覆盖的芯线之间满足粒子隧道关系。所述接地线5的高度与所述导电环6的高度一致，且小于所述针状电极1的高度。导电环6为环绕针状电极1镀覆形成的金属环。其金属环是通过电镀制成的铜环，铜环长0.8mm，厚度约为10um。铜环两端与电极两端的距离分别为0.35mm。铜环展开形成的矩形面积≥0.5mm2，铜环与铜环所覆盖于膜包线芯的表面展开面积形成量子力学定义的对应粒子隧道关系。

绝缘填充体2由特殊树脂浆填充封注形成，如石墨烯树脂浆料，其有利于瞬间高压脉冲冲击时产生的高压湍流和散射磁场感生的瞬间次高压进行涡流能量综合，防止这些二次感应在高密度引脚间出现谐振似的反复感应造成持续影响。本实施例中，绝缘填充体2为：石墨烯0.3％—30％，环氧树脂70％—99.5％，其它材料0.2％的具有吸收由高压脉冲电路产生的二次感应造成的瞬变能量的高温固化材料。

如图7和8所示，本方案中的接地线5为电路基板7附铜层经蚀刻形成的条状铜带。该电路基板7的厚度为0.12mm，每条接地线5在蚀刻后，宽度为与铜环长度(与电极长度方向一致)相同的0.8mm，铜环与接地线5接触处通过焊接实现电连接。

本方案中的电压诱变阻膜包线包括导电芯线和包覆于芯线外的电压诱变阻膜。也可以采用专利号为zl201210557353.2的专利中的线径为0.15mm的电压诱变阻膜包线。方案不限于该电压诱变阻膜包线，只要能满足粒子隧道效应的膜包线均属于本方案的保护范围内。

本方案在制作时，通过在一块电路基板7上设置如前述所示的一行针状电极1结构后，利用绝缘填充体2充注并修整边缘，形成一个单层电极基体(本实施例中一层含22个电极)。将多个单层电极基体(本实施例含22层，其中最后一层含23个电极)采用层层叠加注塑固定的方式形成一个长方体基体结构(其横断面为方形)，经四周镀铜处理后，形成多层基体结构。沿该多层基体结构的横断面对其进行切片处理，即得到本方案的基座。其中，切片处理时，沿着相邻两条接地线之间的间隙方向进行切割，保证每片中有一条接地线。

除上述提及的先制作多层基体结构再切片处理的方式，也可采用直接制作单层基座的方式，先将电路基板切割成仅含一条接地线的条状结构，再层层叠加注塑形成本方案的基体。

具体制作工艺可根据产品形状、成本、工作效率等进行调整，以能得到本方案提及的集成电路全抗静电基座为准。

本基座的使用方法及工作过程如下：

采用现有成熟的球栅阵列引脚芯片的焊接工艺在基座的一面印锡膏植锡球，将基座贴于印刷电路板安装芯片引脚的位置，再将芯片用同样的方法贴附在基座上，入回流焊，使芯片与基座、基座与印刷电路板焊接，基座的接地引脚接电路板的地。由于基座腔体内的针状电极是由电压诱变阻膜包线制成，因为电压诱变阻膜包线上的电压诱变阻膜具有电压触发开关功能，在正常电压下，电压诱变阻膜为绝缘状态，当膜包线的芯线感应到一个较高的电压时，这个诱变阻膜就会被触发由绝缘状态跳变为导电状态，使这个感应高压以电流的形式向地释放(响应时间为1ns)，当这个高压能量释放后，电压诱变阻膜又恢复到绝缘状态。基座接入芯片引脚后，相当于对芯片的每只引脚接入了一个由电压控制的触发开关，当芯片中的任意一只引脚感应到一个脉冲高压时，该引脚对应的基座腔内的一个电极表面的电压诱变阻膜的开关功能就会被触发，使这个电压以电流的形式沿引脚→电压诱变阻膜→金属环→接地线→电路板地线进行能量释放，从而使芯片内部电路全部得到高压脉冲保护。

本说明书未作详细描述的内容属于本领域专业技术人员公知的现有技术。