具有气隙的中段制程互连结构及其制造方法与流程

1.本公开涉及具有气隙的中段制程互连结构及其制造方法。


背景技术：

2.集成电路(ic)行业经历了指数级增长。ic材料和设计的技术进步已经产生了几代ic，其中每一代都具有比上一代更小和更复杂的电路。在ic演进的过程中，功能密度(即，每芯片面积的互连ic器件的数量)通常增加，而几何尺寸(即，ic特征的尺寸和/或大小和/或这些ic特征之间的间隔)减小。通常，等比例缩小(scaling down)仅受限于通过光刻技术将ic特征限定在不断减小的几何尺寸上的能力。然而，随着减小的几何尺寸被实现以获得具有更快操作速度的ic(例如，通过减小电信号行进的距离)，电阻电容(rc)延迟已成为一项重大挑战，从而抵消了通过等比例缩小所实现的一些优点并限制了ic的进一步等比例缩小。rc延迟通常表示由电阻(r)(即，材料对电流的流动的阻力)和电容(c)(即，材料的存储电荷能力)的乘积引起的通过ic的电信号速度的延迟。因此，希望降低电阻和电容两者来减小rc延迟并优化等比例缩小的ic的性能。将ic的ic组件和/或ic特征物理地和/或电气地连接的ic的互连在其对rc延迟的贡献上尤其成问题。因此，存在改进ic的互连和/或制造ic的互连的方法的需求。


技术实现要素：

3.根据本公开的一个方面，提供了一种半导体器件，包括：中段制程互连结构，具有：器件级接触件，其布置在第一绝缘体层中，其中，所述器件级接触件物理接触集成电路ic特征，钌结构，其布置在第二绝缘体层中，所述第二绝缘体层布置在所述第一绝缘体层之上，其中，所述钌结构物理接触所述器件级接触件，以及气隙，其将所述钌结构的侧壁与所述第二绝缘体层隔开。
4.根据本公开的另一方面，提供了一种半导体器件，包括：第一氧化物层，其布置在衬底之上；第二氧化物层，其布置在所述第一氧化物层之上；第三氧化物层，其布置在所述第二氧化物层之上；器件级接触件，其布置在所述第一氧化物层中并延伸穿过所述第一氧化物层，并且与形成在所述衬底上的ic器件特征物理接触；钌结构，其布置在所述第二氧化物层中并与所述器件级接触件物理接触，其中，在所述钌结构的侧壁与所述第二氧化物层之间布置有气隙；以及通孔，其布置在所述第三氧化物层和所述第二氧化物层中，其中，所述通孔与所述钌结构物理接触。
5.根据本公开的又一方面，提供了一种制造半导体器件的方法，包括：在器件级接触件之上并与所述器件级接触件物理接触地形成钌结构；沿着所述钌结构的侧壁形成虚设接触间隔件层；在所述虚设接触间隔件层之上形成绝缘体层之后，从所述钌结构的侧壁去除所述虚设接触间隔件层，以在所述钌结构的侧壁与所述绝缘体层之间形成气隙；并且形成通孔，所述通孔与所述钌结构物理接触。
附图说明
6.当结合附图阅读时，从以下具体实施方式可以最好地理解本公开。需要强调的是，根据工业中的标准实践，各种结构未按比例绘制，并且仅用于说明目的。事实上，为了讨论的清楚，各种结构的尺寸可能被任意地增大或减小。
7.图1a和图1b是根据本公开的各个方面的用于制造中段制程互连结构的方法的流程图。
8.图2至图18是根据本公开的各个方面的处于制造中段制程互连结构(例如，用于制造图1的集成电路器件的中段制程互连结构的方法)的各个阶段处的集成电路器件的部分或整体的局部示意图。
9.图19至图27是根据本公开的各个方面的处于制造中段制程互连结构(例如，用于制造图1的集成电路器件的中段制程互连结构的方法)的各个阶段处的集成电路器件的部分或整体的局部示意图。
具体实施方式
10.本公开总体上涉及集成电路(ic)器件，并且更具体地，涉及用于ic器件的中段制程互连。
11.下面的公开内容提供了用于实现所提供的主题的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些只是示例，并不旨在进行限制。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。
12.此外，本公开可以在各个示例中重复附图标记和/或字母。这种重复是为了简单和清楚的目的，本身并不指示所讨论的各个实施例和/或配置之间的关系。此外，在下面的本公开中，特征上的另一特征、连接到特征的另一特征和/或耦合到特征的另一特征的形成可以包括特征以直接接触的方式形成的实施例，并且还可以包括附加特征以插入特征的方式形成使得特征不直接接触的实施例。此外，使用空间相关术语，例如“较低”、“较高”、“水平”、“垂直”、“上方”、“之上”、“下方”、“之下”、“上”、“下”、“顶部”、“底部”等及其派生词(例如，“水平地”、“向下地”、“向上地”等)，以易于描述本公开的一个特征相对于另一特征的关系。空间相关术语旨在覆盖包括特征的器件的不同朝向。
13.ic制造工艺流程通常分为三类：前段制程(feol)、中段制程(mol或meol)和后段制程(beol)。feol通常包括与在晶圆上制造ic器件(例如，晶体管、电阻器、电容器、和/或电感器)有关的工艺。例如，feol工艺包括形成隔离特征、栅极结构、以及源极/漏极特征。beol通常包括与制造金属化层有关的工艺，这些金属化层将在feol期间制造的ic器件和/或ic器件的组件(例如，栅极结构和/或源极/漏极特征)电气地连接到彼此和/或外部器件，从而实现ic器件的操作。金属化层可以在ic器件和/或ic器件的组件之间路由信号和/或将信号(例如，时钟信号、电压信号、和/或接地信号)分发给ic器件和/或ic器件的组件。通常，每个金属化层(也称为金属化层级)包括布置在绝缘体层中的至少一个互连结构(例如，金属线)和布置在电介质层中的通孔，其中，通孔将金属线连接到不同的金属化层中的互连的金属线。金属化层的金属线和通孔可以被称为beol特征或全局互连。mol通常涵盖与制造下述接
触件相关的工艺：这些接触件将feol特征(例如，ic器件的电气有源特征)物理地和/或电气地连接到在beol期间形成的第一金属化层(层级)，例如，将晶体管的栅极结构和/或源极/漏极特征连接到第一金属化层的接触件。在mol期间制造的接触件可以被称为器件级接触件和/或局部互连。有时，mol涉及在绝缘层中形成多层mol互连结构，例如，布置在电介质层中的第一接触件和第二接触件，其中，第一接触件将ic器件的电气有源特征连接到第二接触件，并且第二接触件将第一接触件连接到第一金属化层。第一接触件和第二接触件可以分别被称为器件级接触件和局部接触件(或互连)。
14.随着ic技术朝着更小的技术节点发展，与全局互连和局部互连相关的电阻和电容对减小ic器件的电阻电容(rc)延迟产生了挑战。例如，已经观察到，先进的ic技术节点中的由mol互连结构表现出的较高的接触件电阻和电容会显著地延迟(在某些情况下，会阻止)高效地向和从ic器件(例如，晶体管)路由信号，抵消了通过等比例缩小实现的任何性能改进并且限制了ic进一步等比例缩小。因此，本公开提出了一种mol互连结构，该mol互连结构与常规mol互连结构相比减小了电阻和电容两者，从而减小了rc延迟并改进了用于高级ic技术节点的ic器件性能。本公开还提出了维持所提出的mol互连结构的低电阻和电容特性的制造技术。
15.图1a和图1b是根据本公开的各个方面的用于制造ic器件的mol互连结构的方法10的流程图。通过方法10制造的mol互连结构以及其相对于上覆和连接的beol互连结构的配置可以减少与ic器件相关联的电容和/或电阻，从而减少相关联的rc延迟。在块15处，方法10开始于形成器件级接触层。器件级接触层具有布置在第一绝缘体层中的器件级接触件，并且该器件级接触件物理接触ic器件特征。然后方法10继续，在块15处，在器件级接触层之上形成接触粘附层；在块20处，在接触粘附层之上形成钌层；在块25处，在钌层之上形成图案化层；并且在块30处，在图案化层之上形成第一图案化掩模特征。在块35处，方法10包括将第一图案化掩模特征用作蚀刻掩模来蚀刻钌层、接触粘附层和图案化层，以形成与器件级接触层物理接触的钌结构和布置在钌结构之上的第二图案化掩模特征。在块40处，在第二图案化掩模特征、钌结构、和器件级接触层之上形成虚设接触间隔件层。虚设接触间隔件层沿着钌结构的侧壁布置。在一些实施例中，方法10包括在块45处从器件级接触层之上去除虚设接触间隔件层。在块50处，方法10继续，在虚设接触间隔件层、钌结构、和器件级接触层之上形成第二绝缘体层。在形成第二绝缘体层时，第二图案化掩模特征的一部分被去除。在块55处，去除第二图案化掩模特征的其余部分，以形成暴露钌结构的顶表面的凹槽。在块60处，方法10包括从钌结构的侧壁上去除虚设接触间隔件层，以在钌结构的侧壁和第二绝缘体层之间形成气隙。在块65处，方法10包括在第二绝缘体层和钌结构之上形成第三绝缘体层。在块70处，在第三绝缘体层中形成通孔和金属线。通孔延伸得低于第二绝缘体层的顶表面并且与钌结构物理接触。可以在方法10之前、期间和之后提供附加步骤，并且对于方法700的附加实施例，可以移动、替换或消除所描述的一些步骤。接下来的讨论说明了可以根据方法10的各种实施例制造的mol互连结构。
16.图2至图18是根据本公开的各个方面的处于制造ic器件100的中段制程(mol)互连的各个阶段处(例如，与图1中的方法10相关联的那些阶段)的集成电路(ic)器件100的部分或整体的局部示意图。ic器件100可以被包括在微处理器、存储器和/或其他ic器件中。在一些实施例中，ic器件100是ic芯片的一部分、片上系统(soc)或其一部分，其包括各种无源和
有源微电子器件，例如，电阻器、电容器、电感器、二极管、p型fet(pfet)、n型fet(nfet)、金属氧化物半导体fet(mosfet)、互补mos(cmos)晶体管、双极结型晶体管(bjt)、横向扩散mos(ldmos)晶体管、高压晶体管、高频晶体管、其他合适的组件、或前述项的组合。取决于ic器件100的设计要求，各种晶体管可以是平面晶体管或非平面晶体管，例如，鳍状fet(finfet)或栅极全环绕(gaa)晶体管。为了清楚起见，已简化了图2至图18，以更好地理解本公开的发明构思。可以在ic器件100中添加附加的特征，并且以下描述的一些特征可以在ic器件100的其他实施例中被替换、修改或消除。
17.转到图2，ic器件100经历了feol处理，在feol处理中，在衬底(晶圆)110上制造了各种ic器件、ic特征、和/或ic组件。在所描绘的实施例中，衬底110包括硅。替代地或附加地，衬底110包括另一种基本半导体，例如，锗；化合物半导体(例如，碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟)；合金半导体(例如，硅锗(sige)、gaasp、alinas、algaas、gainas、gainp、和/或gainasp；或前述项的组合)。替代地，衬底110是绝缘体上半导体衬底，例如，绝缘体上硅(soi)衬底、绝缘体上硅锗(sgoi)衬底、或绝缘体上锗(goi)衬底。绝缘体上半导体衬底可以通过氧注入(simox)、晶圆键合、和/或其他合适的方法使用分离来制造。取决于ic器件100的设计要求，衬底110可以包括通过离子注入工艺、扩散工艺、和/或其他合适的掺杂工艺形成的掺杂区域。在一些实施例中，衬底110包括掺杂有诸如硼、铟、其他p型掺杂剂或前述项的组合之类的p型掺杂区域(例如，p型阱)。在一些实施例中，衬底110包括掺杂有诸如磷、砷、其他n型掺杂剂或前述项的组合的n型掺杂区域(例如，n型阱)。在一些实施例中，衬底110包括由p型掺杂剂和n型掺杂剂的组合形成的掺杂区域。各种掺杂区可以直接形成在衬底110上和/或衬底110中，例如，从而提供p阱结构、n阱结构、双阱结构、凸起结构、或前述项的组合。
18.在所描绘的实施例中，各种ic特征和/或ic组件包括布置在衬底110之上的栅极结构120a和栅极结构120b，其中，栅极结构120a具有金属栅极(mg)堆叠122a和栅极间隔件126a，并且栅极结构120b具有金属栅极堆叠122b和栅极间隔件126b。为了进一步描述所描绘的实施例，各种ic特征和/或ic组件包括外延源极/漏极特征130a、外延源极/漏极特征130b、接触蚀刻停止层(cesl)140、以及层间电介质(ild)层142，将在下面进一步描述这些特征和/或组件。在一些实施例中，ic器件100的晶体管包括布置在源极区域(例如，外延源极/漏极特征130a)和漏极区域(例如，外延源极/漏极特征130b)之间的栅极结构120a，其中沟道区域限定在衬底110中并位于源极区域和漏极区域之间。栅极结构120a接合沟道区域，使得在操作期间电流可以在源极区域和漏极区域之间(统称为源极/漏极区域)(即，在外延源极/漏极特征130a和外延源极/漏极特征130b之间)流动。在一些实施例中，ic器件100的另一晶体管包括布置在源极区域和漏极区域之间的栅极结构120b，其中沟道区域限定在衬底110中并位于源极区域和漏极区域之间。在一些实施例中，栅极结构120a和/或栅极结构120b形成在鳍结构(例如，从衬底110延伸的半导体鳍)之上，使得栅极结构120a和/或栅极结构120b包裹鳍结构的一部分并且插入鳍结构的相应的源极区域和相应的漏极区域。在这样的实施例中，栅极结构120a和/或栅极结构120b接合限定在鳍结构中的相应的沟道区域。在图2中，各种ic组件以及它们相应的配置仅是示例性的。本公开考虑了具有通过feol处理制造的ic组件和/或ic器件的任何组合以及这样的ic组件和/或ic器件的任何配置的ic器件100。
19.金属栅极堆叠122a、122b被配置为根据ic器件100的设计要求来实现期望的功能性，使得栅极结构120a的金属栅极堆叠122a可以包括与栅极结构120b的金属栅极堆叠122b相同或不同的层和/或材料。在一些实施例中，金属栅极堆叠122a、122b包括栅电介质(例如，栅电介质层)和栅极电极(例如，功函数层和体(或填充)导电层)。金属栅极堆叠122a、122b可以包括许多其他层，例如，帽盖层、界面层、扩散层、阻挡层、硬掩模层、或前述项的组合。在一些实施例中，栅极电介质层布置在界面层(包括电介质材料，例如，氧化硅)之上，并且栅极电极布置在栅极电介质层之上。栅极电介质层包括电介质材料，例如，氧化硅、高k电介质材料、其他合适的电介质材料、或前述项的组合。高k电介质材料的示例包括二氧化铪(hfo2)、hfsio、hfsion、hftao、hftio、hfzro、氧化锆、氧化铝、二氧化铪-氧化铝(hfo
2-al2o3)合金、其他合适的高k电介质材料、或前述项的组合。高k电介质材料通常是指相对于二氧化硅的介电常数(k≈3.9)具有高介电常数(k值)的电介质材料。例如，高k电介质材料具有大于约3.9的介电常数。在一些实施例中，栅极电介质层是高k电介质层。栅极电极包括导电材料，例如，多晶硅、al、cu、ti、ta、w、mo、co、tan、nisi、cosi、tin、wn、tial、tialn、tacn、tac、tasin、其他导电材料、或前述项的组合。在一些实施例中，功函数层是被调整为具有期望的功函数(例如，n型功函数或p型功函数)的导电层，并且导电体层是在功函数层之上形成的导电层。在一些实施例中，功函数层包括n型功函数材料，例如，ti、ag、mn、zr、taal、taalc、tialn、tac、tacn、tasin、其他合适的n型功函数材料、或前述项的组合。在一些实施例中，功函数层包括p型功函数材料，例如，ru、mo、al、tin、tan、wn、zrsi2、mosi2、tasi2、nisi2、wn、其他合适的p型功函数材料、或前述项的组合。体导电层包括合适的导电材料，例如，al、w、和/或cu。体导电层可以包括多晶硅、ti、ta、金属合金、其他合适的材料、或前述项的组合。
20.金属栅极堆叠122a、122b通过沉积工艺、光刻工艺、蚀刻工艺、其他合适的工艺或前述项的组合来形成。沉积工艺包括化学气相沉积(cvd)、物理气相沉积(pvd)、原子层沉积(ald)、高密度等离子体cvd(hdpcvd)、金属有机cvd(mocvd)、远程等离子体cvd(rpcvd)、等离子体增强cvd(pecvd)、低压cvd(lpcvd)、原子层cvd(alcvd)、大气压cvd(apcvd)、等离子体增强ald(peald)、电镀、其他合适的方法、或前述项的组合。光刻图案化工艺包括抗蚀剂涂层(例如，旋涂)、软烘烤、掩模对准、曝光、曝光后烘烤、显影抗蚀剂、漂洗、干燥(例如，硬烘烤)、其他合适的工艺、或前述项的组合。替代地，通过其他方法来辅助、实施或替代光刻曝光工艺可以，例如，无掩模光刻、电子束写入、或离子束写入。蚀刻工艺包括干法蚀刻工艺、湿法蚀刻工艺、其他蚀刻工艺、或前述项的组合。金属栅极堆叠122a、122b是根据后栅极工艺、先栅极工艺或混合后栅极/先栅极工艺来制造的。在后栅极工艺中，栅极结构120a、120b包括虚设栅极堆叠，这些虚设栅极堆叠随后被部分或完全地分别被金属栅极堆叠122a、122b替换。虚设栅极堆叠包括例如界面层(包括例如氧化硅)和虚设栅极电极层(包括例如多晶硅)。在这样的实施例中，虚设栅极电极层被去除，从而形成随后被金属栅极堆叠122a、122b填充的栅极开口。
21.栅极间隔件126a、126b分别被布置为与金属栅极堆叠122a、122b相邻(例如，沿着其侧壁)。栅极间隔件126a、126b通过任何合适的工艺形成并且包括电介质材料。电介质材料可以包括硅、氧、碳、氮、其他合适的材料、或前述项的组合(例如，氧化硅、氮化硅、氧氮化硅、或碳化硅)。例如，包括硅和氮的电介质层(例如，氮化硅层)可以沉积在衬底110之上，并
且随后被各向异性地蚀刻以形成栅极间隔件126a、126b。在一些实施例中，栅极间隔件126a、126b包括多层结构，例如，包括氮化硅的第一电介质层和包括氧化硅的第二电介质层。在一些实施例中，多于一组的间隔件被形成为与金属栅极堆叠122a、122b相邻，例如，密封间隔件、偏移间隔件、牺牲间隔件、虚设间隔件、和/或主间隔件。在这样的实施例中，各组间隔件可以包括具有不同蚀刻速率的材料。例如，可以在衬底110之上沉积包括硅和氧的第一电介质层(例如，氧化硅)并且随后各向异性地蚀刻该第一电介质层以形成与金属栅极堆叠122a、122b(或者在一些实施例中，虚设金属栅极堆叠)相邻的第一间隔件组，并且可以在衬底110之上沉积包括硅和氮的第二电介质层(例如，氮化硅)并且随后各向异性地蚀刻该第二电介质层以形成与第一间隔件组相邻的第二间隔件组。取决于ic器件100的设计要求，在形成栅极间隔件126a、126b之前和/或之后，可以执行注入、扩散、和/或退火工艺以在衬底110中形成轻掺杂的源极和漏极(ldd)特征和/或重掺杂的源极和漏极(hdd)特征。
22.外延源极特征和外延漏极特征(称为外延源极/漏极特征)，例如，外延源极/漏极特征130a和外延源极/漏极特征130b，被布置在衬底110的源极/漏极区域中。在一些实施例中，在衬底110上和/或从衬底110外延生长半导体材料，以在衬底110的源极/漏极区域之上形成外延源极/漏极特征130a、130b。在一些实施例中，在衬底110的源极/漏极区域上执行蚀刻工艺以形成源极/漏极凹槽，其中，生长外延源极/漏极特征130a、130b以填充源极/漏极凹槽。在一些实施例中，在衬底110代表鳍结构的一部分的情况下，取决于ic器件100的设计要求，外延源极/漏极特征130a、130b包裹鳍结构的源极/漏极区和/或被布置在鳍结构的源极/漏极凹槽中。外延工艺可以实施cvd沉积技术(例如，气相外延(vpe)、超高真空cvd(uhv-cvd)、lpcvd、和/或pecvd)、分子束外延、其他合适的seg工艺、或前述项的组合。外延工艺可以使用与衬底110的成分相互作用的气态和/或液态前体。外延源极/漏极特征130a、130b掺杂有n型掺杂剂和/或p型掺杂剂。在一些实施例中，外延源极/漏极特征130a、130b是包括硅和/或碳的外延层，其中，包括硅的外延层或包括硅碳的外延层掺杂有磷、其他n型掺杂剂、或前述项的组合。在一些实施例中，外延源极/漏极130a、130b是包括硅和锗的外延层，其中，损害硅和锗的外延层掺杂有硼、其他p型掺杂剂、或前述项的组合。在一些实施例中，外延源极/漏极特征130a、130b包括在沟道区域中实现期望的拉伸应力和/或压缩应力的材料和/或掺杂剂。在一些实施例中，在沉积期间通过向外延工艺的源材料添加杂质来掺杂外延源极/漏极特征130a、130b。在一些实施例中，在沉积工艺之后，通过离子注入工艺来掺杂外延源极/漏极特征130a、130b。在一些实施例中，执行退火工艺以激活ic器件100的外延源极/漏极特征130a、130b和/或其他源极/漏极区域(例如，hdd区域和/或ldd区域)中的掺杂剂。
23.可以在衬底110之上和/或衬底110中形成诸如隔离特征135之类的隔离特征，以隔离ic器件100的各种区域(例如，器件区域)。例如，隔离特征135限定有源装置区域和/或无源装置区域并使它们彼此电气地隔离。隔离特征135包括氧化硅、氮化硅、氮氧化硅、其他合适的隔离材料(例如，包括硅、氧、氮、碳、或其他合适的隔离成分)、或前述项的组合。隔离特征135可以包括不同的结构，例如，浅沟槽隔离(sti)结构、深沟槽隔离(dti)结构、和/或硅的局部氧化(locos)结构。在一些实施例中，通过蚀刻衬底110中的沟槽并用绝缘体材料填充沟槽(例如，使用cvd或旋涂玻璃工艺)来形成隔离特征135。可以执行化学机械抛光(cmp)工艺，以去除过多的绝缘体材料和/或使隔离特征的顶表面平坦化。在一些实施例中，可以
通过在形成鳍结构之后(在一些实施例中，使得绝缘体材料层填充鳍结构之间的间隙(沟槽))在衬底110之上沉积绝缘体材料并且回蚀刻绝缘体材料层，来形成隔离特征135。在一些实施例中，隔离特征135包括填充沟槽的多层结构，例如，布置在衬垫电介质层之上的体电介质层，其中，体电介质层和衬垫电介质层包括取决于设计要求的材料(例如，包括布置在包括热氧化物的衬里电介质层之上的氮化硅的体电介质层)。在一些实施例中，隔离特征135包括布置在掺杂衬里层(包括例如，硅酸硼玻璃(bsg)或磷硅酸盐玻璃(psg))之上的电介质层。
24.cesl 140布置在以下组件之上：衬底110；栅极结构120a、120b(具体地，沿着栅极间隔件126a、126b的侧壁)；外延源极/漏极特征130a、130b；以及隔离特征135。ild层142布置在cesl 140之上。ild层142包括电介质材料，该电介质材料包括例如氧化硅、氮化硅、氮氧化硅、原硅酸四乙酯(teos)氧化物、psg、bpsg、低k电介质材料、其他合适的电介质材料、或前述项的组合。低k电介质材料通常是指相对于二氧化硅的介电常数具有低介电常数的电介质材料。例如，低k电介质材料具有小于约3.9的介电常数。在一些示例中，低k电介质材料具有小于约2.5的介电常数，其可以被称为极低k电介质材料。示例性的低k电介质材料包括氟硅玻璃(fsg)、掺杂碳的氧化硅、(加利福尼亚州圣克拉拉的applied materials)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、bcb、silk(密歇根州midland的dow chemical)、聚酰亚胺、其他低k电介质材料、或前述项的组合。在所描绘的实施例中，ild层142包括低k电介质材料，并且通常被称为低k电介质层。cesl 140包括不同于ild层142的材料，例如不同于ild层142的电介质材料的电介质材料。ild层142和/或cesl 140可以包括具有多种电介质材料的多层结构。在所描绘的实施例中，ild层142包括硅和氧(例如，sicoh、sio
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、或其他包括硅和氧的材料(因此可以被称为氧化硅层)、cesl 140包括硅和氮和/或碳(例如，sin、sicn、sicon、sion、sic和/或sico)(因此可以被称为氮化硅层)。ild层142和/或cesl 140通过沉积工艺形成在衬底110之上，例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、其他合适的方法、或前述项的组合。在一些实施例中，ild层142通过可流动的cvd(fcvd)工艺形成，该工艺包括例如在衬底110之上沉积可流动的材料，并通过合适的技术(例如，热退火和/或用紫外线辐射来处理可流动的材料)来将可流动的材料转化为固体材料。在沉积ild层142和/或cesl 140之后，执行cmp工艺和/或其他平坦化工艺，使得ild层142，cesl 140和/或栅极结构120a、120b具有基本平坦的表面。
25.转到图3，mol处理开始于形成器件级接触件，例如，金属-多晶硅(mp)接触件(通常是指到栅极结构(例如，栅极结构120a、120b)的接触件)和金属到器件(md)接触件(通常是指到ic器件100的电气有源区域(例如，外延源极/漏极特征130a、130b)的接触件)。器件级接触件将ic器件特征电气地和物理连接到局部接触件(互连)，下面将对此进行进一步描述。器件级接触件可以统称为布置在衬底110之上的器件级接触层。形成器件级接触件可以包括：在ild层142，cesl 140和栅极结构120a、120b之上形成cesl 150；在cesl 150之上形成ild层152；以及形成穿过ild层152、cesl 150、ild层142和cesl 140延伸的源极/漏极接触件160(即，器件级接触件)，以与外延源极/漏极特征130a物理接触。cesl 150类似于cesl 140，并且ild层152类似于ild层142。因此，可以如上面参考cesl 140和ild层142所描述的那样来配置和形成cesl 150和/或ild层152。例如，cesl 150可以包括硅和氮和/或碳(例
如，sin、sicn、sicon、sion、sic和/或sico)(因此可以称为氮化硅层)，ild层152可以包含硅和氧(例如，sicoh、sio
x
、或其他包括硅和氧的材料)(因此可以称为氧化硅层或氧化层)。源极/漏极接触件160包括接触阻挡层162和布置在接触阻挡层162之上的接触体层(contact bulk layer)164。接触阻挡层162包括促进周围电介质材料(在此为cesl 140、ild层142、cesl 150和/或ild层152)和接触体层164之间的粘附的材料。接触阻挡层162的材料还可以防止金属成分从源极/漏极接触件160扩散到周围的电介质材料中。在一些实施例中，接触阻挡层162包括钛、钛合金、钽、钽合金、钴、钴合金、钌、钌合金、钼、钼合金、钯、钯合金，被配置为促进和/或增强金属材料和电介质材料之间的粘附和/或防止金属成分从金属材料扩散到电介质材料的其他合适的成分、或前述项的组合。例如，接触阻挡层162包括钽、氮化钽、氮化铝钽、氮化钽硅、碳化钽、钛、氮化钛、氮化钛硅、氮化铝钛、碳化钛、钨、氮化钨、碳化钨、氮化钼、钴、氮化钴、钌、钯、或前述项的组合。在一些实施例中，接触阻挡层162包括多个层。例如，接触阻挡层162可以包括第一子层和第二子层，第一子层包括钛并且第二子层包括氮化钛。在另一示例中，接触阻挡层162可以包括第一子层和第二子层，第一子层包括钽并且第二子层包括氮化钽。接触体层164包括钨、钌、钴、铜、铝、铱、钯、铂、镍、低电阻率金属成分、它们的合金、或前述项的组合。在所描绘的实施例中，接触体层164包括钨、钌和/或钴。在一些实施例中，源极/漏极接触件160不包括接触阻挡层162(即，源极/漏极接触件160是无阻挡的)，使得接触体层164与cesl 140、ild层142、cesl 150和/或ild层152物理接触。在一些实施例中，源极/漏极接触件160是部分无阻挡的，其中接触阻挡层162布置在接触体层164的仅一部分和电介质层之间。在一些实施例中，接触体层164包括多个层。
26.形成源极/漏极接触件160可以包括：执行光刻和蚀刻工艺(例如，如文所述的)以形成延伸穿过ild层152、cesl 150、ild层142、和/或cesl 140的接触开口，以使外延源极/漏极特征130a暴露；执行第一沉积工艺，以在ild层152之上形成部分填充接触开口的接触阻挡材料；以及执行第二沉积工艺，以在接触阻挡材料之上形成接触体材料，其中，接触体材料填充接触开口的其余部分。在这样的实施例中，接触阻挡材料和接触体材料布置在接触开口中并且在ild层152的顶表面之上。第一沉积工艺和第二沉积工艺可以包括cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、电镀、化学镀、其他合适的沉积方法、或前述项的组合。在一些实施例中，接触阻挡层162沿着接触开口的侧壁和底部具有基本均匀的厚度。接触阻挡层162因此可以通过共形沉积工艺形成。在一些实施例中，在形成接触阻挡材料之前，在外延源极/漏极特征130a之上形成硅化物层(例如，通过在外延源极/漏极特征130a之上沉积金属层并加热ic器件100以引起外延源极/漏极特征130a与金属层的金属成分发生反应)。在一些实施例中，硅化物层包括金属成分(例如，镍、铂、钯、钒、钛、钴、钽、锆、其他合适的金属、或前述项的组合)和外延源极/漏极特征130a的成分(例如，硅和/或锗)。执行cmp工艺和/或其他平坦化工艺，以例如从ild层152的顶表面之上去除过量的接触体材料和接触阻挡材料，从而得到源极/漏极接触件160(换句话说，得到填充接触开口的接触阻挡层162和接触体层164)。cmp工艺使源极/漏极接触件160的顶表面平坦化，使得在一些实施例中，ild层152的顶表面和源极/漏极接触件160的顶表面形成基本平坦的表面。
27.转至图4至图16，mol处理继续，在器件级接触层之上形成局部接触(互连)层，其中，该局部接触层被配置为比常规局部接触层表现出更小的电容和/或电阻。局部接触层包
括局部接触件，该局部接触件将器件级接触件物理地和电气地连接到ic器件100的多层互连(mli)特征的第一金属化(路由)层。局部接触层可以被称为金属零(m0)层，并且局部接触层的金属接触件(也称为金属线)可以被称为m0接触件/线。如以下进一步描述的，第一金属化层包括金属线和通孔，其中，通孔将局部接触件物理地和电气地连接到金属线。第一金属化层的金属线可以被统称为金属一(m1)层(并且各自被称为m1金属线)，并且第一金属化层的通孔可以被统称为通孔零(v0)层(并且各自被称为v0通孔)。v0层是mli特征的最底层通孔层。因此，mol互连结构通常指的是器件级接触层的器件级接触件和局部接触层的局部接触件，该器件级接触件和该局部接触件组合为将诸如外延源极/漏极特征130a之类的ic特征连接到第一金属化层的beol互连结构(例如，布置在通孔之上的金属线，其中，通孔将局部接触件连接到金属线)。mli特征将ic特征100的各种器件(例如，晶体管、电阻器、电容器、和/或电感器)和/或组件(例如，栅极结构和/或源极/漏极特征)电气地耦合，使得各种器件和/或组件可以按照ic器件100的设计要求进行操作。在ic器件100的操作期间，mli特征的器件级接触层、局部接触层、第一金属化层和/或其他金属化层可以在ic器件和/或ic器件的组件之间路由信号和/或将信号(例如，时钟信号、电压信号、和/或接地信号)分发到ic器件和/或ic器件的组件。在一些实施例中，器件级接触层和/或局部接触层被认为是mli特征的一部分。
28.转到图4，mol处理包括：在ild层152之上形成粘附层172；在粘附层172之上形成钌层174；以及在钌层174之上形成掩模层180。粘附层172包括促进钌层174和源极/漏极接触160和/或其他下方的局部接触件之间的粘附的材料。例如，粘附层172包括钛、钛合金、钽、钽合金、钴、钴合金、钌、钌合金、钼、钼合金、被配置为促进和/或增强钌层174和下方的局部接触件之间的粘附的其他合适的成分、或前述项的组合。在所描绘的实施例中，粘附层172包括钛和氮，例如，氮化钛层。在一些实施例中，粘附层172包括钛，例如，钛层。在一些实施例中，粘附层172包括多个层。例如，粘附层172可以包括钛子层和布置在钛子层之上的氮化钛子层。钌层174包括钌或钌合金(例如，包括钛、钽、钨、钴、铜、铝、铱、钯、铂、镍、低电阻率金属成分、其他合适的钌合金成分、它们的合金、或前述项的组合)。在一些实施例中，在整个钌层174中的钌浓度是均匀的。在一些实施例中，在整个钌层174中对钌浓度是分级的，例如，从钌层174的靠近源极/漏极接触件160的最底层表面到钌层174的靠近掩模层180的最顶层表面沿其厚度增大或减小。如下所述，在一些实施例中，钌层174中的钌浓度具有被配置为使在随后形成的钌结构中来自钌层174的电阻和/或电容贡献最小化的任何配置(profile)。在图4中，粘附层172的厚度为t1，钌层174的厚度为t2。在一些实施例中，厚度t1为约1nm至约5nm。在一些实施例中，厚度t2为约10nm至约50nm。在一些实施例中，厚度t1与厚度t2之比为约1：2至约1:50。粘附层172和/或钌层174通过cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、电镀、其他合适的方法或前述项的组合来形成。在一些实施例中，通过ald将粘附层172沉积在ild层152之上，并且通过cvd将钌层174沉积在粘附层172之上。
29.在所描绘的实施例中，掩模层180包括多个层，例如，包括金属的掩模层182、包括电介质的掩模层184、包括金属的掩模层186、以及包括电介质的掩模层188。包括金属的掩模层182的厚度为t3，包括电介质的掩模层184的厚度为t4，包括金属的掩模层186的厚度为t5，并且包括电介质的掩模层188的厚度为t6。在一些实施例中，厚度t3、厚度t4、厚度t5和
厚度t6为约10nm至约30nm。根据处理和/或设计考虑因素，本公开设想任何配置或厚度t3、厚度t4、厚度t5和厚度t6(例如，一个厚度大于另一厚度等)。包括金属的掩模层182、186包括金属，例如，钨、钛、其他合适的金属、或前述项的组合。在一些实施例中，包括金属的掩模层182、186包括相同的材料。在一些实施例中，包括金属的掩模层182、186包括不同的材料。在一些实施例中，包括金属的掩模层182和/或包括金属的掩模层186是钨层。在一些实施例中，包括金属的掩模层182和/或包括金属的掩模层186是氮化钛层。包括电介质的掩模层184、188包括硅、氧、氮、碳、其他合适的电介质成分、或前述项的组合。在一些实施例中，包括电介质的掩模层184、188包括相同的材料。在一些实施例中，包括电介质的掩模层184、188包括不同的材料。在一些实施例中，包括电介质的掩模层184和/或包括电介质的掩模层188是氧化硅层。在一些实施例中，包括电介质的掩模层184和/或包括电介质的掩模层188是氮化硅层。在一些实施例中，包括电介质的掩模层184和/或包括电介质的掩模层188是碳化硅层。在一些实施例中，包括电介质的掩模层184和/或包括电介质的掩模层188是碳氮化硅层。在所示实施例中，包括金属的掩模层182、186是掺杂碳的钨(wdc)层，包括电介质的掩模层184是氮化硅层，并且包括电介质的掩模层188是氧化硅层。本公开内容设想了掩模层180，其具有适合于实现如本文所述的对钌层174和粘附层172的图案化以及接触空气间隔件的形成的任何数量的材料、成分、和/或层。
30.转到图5，对掩模层180执行图案化工艺，以形成延伸穿过包括电介质的掩模层188和包括金属的掩模层186的各种开口，例如，开口190a、开口190b、开口190c和开口190d。因此，图案化工艺部分地图案化掩模层180，具体地，图案化包括电介质的掩模层188和包括金属的掩模层186，它们在下文中分别被称为图案化的包括电介质的掩模层188’和图案化的包括金属的掩模层186’。图案化的包括电介质的掩模层188’和图案化的包括金属的掩模层186’限定了在meol处理期间要在ild层152之上形成的局部接触件图案(也称为金属零(m0)图案)。例如，开口190a-190d限定了要在ild层152之上形成的局部接触件(m0接触件)的位置和尺寸，例如，局部接触件的宽度wa、宽度wb、宽度wc和宽度wd。在一些实施例中，宽度wa、宽度wb、宽度wc、和/或宽度wd为约8nm至约1,000nm。在该示例的进一步描述中，布置在开口190a-190d之间的图案化的包括电介质的掩模层188’和图案化的包括金属的掩模层186’的部分限定了局部接触件的间距，例如，间距s1、间距s2和间距s3。在一些实施例中，间隔s1、间隔s2、和/或间隔s3为约8nm至约1,000nm。在一些实施例中，图案化的包括电介质的掩模层188’和图案化的包括金属的掩模层186’限定了局部接触图案的间距。在一些实施例中，局部接触图案的间距p通常是指局部接触件的宽度与直接相邻的局部接触件之间的间隔的总和(例如，间距p＝宽度wb+间隔s1)(即，直接相邻的局部接触件的边缘之间的横向距离)。在一些实施例中，局部接触图案的间距p为约16nm至约2,000nm。在一些实施例中，局部接触图案的间距被定义为直接相邻的局部接触件的中心之间的横向距离。在一些实施例中，局部接触图案的宽度、间隔和/或间距是最小宽度、最小间隔和/或最小间距，这些通常是指使用制造工艺能够在晶圆上制造的最小尺寸。例如，局部接触件的最小间距是被最小间隔隔开的两个最小宽度的局部接触件的中心或边缘之间的横向距离。
31.在一些实施例中，图案化工艺包括光刻工艺和/或蚀刻工艺。光刻工艺可以包括：在掩模层180之上形成抗蚀剂层(例如，通过旋涂)；执行曝光前烘烤工艺；使用掩模执行曝光工艺；执行曝光后烘烤工艺；以及执行显影工艺。在曝光工艺期间，抗蚀剂层被暴露于辐
射能量(例如，紫外线(uv)、深紫外线(duv)或极紫外线(euv)光)，其中，掩模根据掩模的掩模图案和/或掩模类型(例如，二元掩模、相移掩模、或euv掩模)而阻挡、透射和/或反射到抗蚀剂层的辐射，使得图像被投影到与掩模图案相对应的抗蚀剂层上。由于抗蚀剂层对辐射能量敏感，因此根据抗蚀剂层的特性和在显影工艺中使用的显影剂的特性，在显影工艺期间，抗蚀剂层的暴露部分发生化学变化，并且抗蚀剂层的暴露(或未暴露)部分溶解。在显影之后，图案化的抗蚀剂层包括与掩模相对应的抗蚀剂图案。蚀刻工艺将图案化的抗蚀剂层用作蚀刻掩模来去除掩模层(在此，包括电介质的掩模层188和包括金属的掩模层186)的部分。在一些实施例中，第一蚀刻工艺将图案化的抗蚀剂层用作蚀刻掩模来去除包括电介质的掩模层188的部分，以形成图案化的包括电介质的掩模层188’，第二蚀刻工艺将图案化的抗蚀剂层和/或图案化的包括电介质的掩模层188’用作蚀刻掩模来去除包括金属的掩模层186的部分，以形成图案化的包括金属的掩模层186’。蚀刻工艺可以包括干法蚀刻工艺、湿法蚀刻工艺、其他合适的蚀刻工艺、或前述项的组合。在一些实施例中，蚀刻工艺是反应离子蚀刻(rie)工艺。在蚀刻工艺之后，例如通过抗蚀剂剥离工艺或其他合适的工艺来去除图案化的抗蚀剂层。在一些实施例中，图案化工艺是多重图案化工艺，例如，双重图案化光刻(dpl)工艺(例如，光刻-蚀刻-光刻-蚀刻(lele)工艺，自对准双重图案化(sadp)工艺)、间隔件是电介质(sid)sadp工艺、其他双重图案化工艺、或前述项的组合)、三重图案化工艺(例如，光刻-蚀刻-光刻-蚀刻-光刻-蚀刻(lelele)工艺、自对准的三重图案化(satp)工艺、其他三重图案化工艺、或前述项的组合)、其他多重图案化工艺(例如，自对准四重图案化(saqp)工艺)、或前述项的组合。在一些实施例中，图案化工艺实现定向自组装(dsa)技术。此外，在一些实施例中，曝光工艺可以实现无掩模光刻、电子束写入、和/或离子束写入以图案化抗蚀剂层。在所描绘的实施例中，图案化工艺是sadp工艺和/或包括euv光刻和蚀刻工艺(即，使用图案化的euv抗蚀剂层来直接图案化掩模层180)。
32.转到图6，在掩模层180之上形成氧化物材料192，其填充开口190a-190d。在一些实施例中，氧化物材料192通过fcvd工艺沉积，该fcvd工艺包括例如：在ic器件100之上沉积可流动的氧化物材料(例如，液态的)，并通过退火工艺将可流动的氧化物材料转化为固体氧化物材料。可流动的氧化物材料可以流入到开口190a-190d中，并与ic器件100的暴露表面共形，使得能够无空隙地填充开口190a-190d。例如，fcvd工艺将包括硅的前体和氧化剂(统称为反应物)引入到沉积室中，在该沉积室中，包括硅的前体和氧化剂发生反应并冷凝到ic器件100的暴露表面上(例如，图案化的包括电介质的掩模层188’)，以形成可流动的氧化物材料。在一些实施例中，可流动的氧化物材料是可流动的包括硅和氧的材料。在一些实施例中，包括硅的前体是基于硅氮烯的前体(例如，聚硅氮烷、甲硅烷基胺、二三甲硅烷基胺、二甲基硅烷、三甲基硅烷、四甲基硅烷、二乙基硅烷、其他合适的含硅前体、或前述项的组合)，氧化剂包括氧(例如o2、o3、过氧化氢(h2o2)、h2o、其他合适的含氧成分、或前述项的组合)。在一些实施例中，含硅前体(例如，基于硅氮烷的前体)以液态或蒸气态被引入到沉积室中。在一些实施例中，氧化剂被等离子体激发到离子化状态，使得氧化剂以等离子体状态被引入沉积室。在一些实施例中，在将含硅前体引入到沉积室中之前或之后，将含硅前体和/或氧化剂与载气(包括例如氢、氦、氩、氮、氙、氪、氖、其他合适的成分、或前述项的组合)混合。在所描绘的实施例中，退火工艺将可流动的硅和氧材料转化为含硅和氧的层，例如，氧化硅层。氧化物材料192因此可以被称为氧化硅层。在一些实施例中，退火工艺是热退火，其将ic
器件100加热到可以促进将可流动氧化物材料转换为固体氧化物材料的温度。在一些实施例中，退火工艺使可流动的氧化物材料暴露于uv辐射。在一些实施例中，通过高深宽比沉积(harp)工艺来沉积氧化物材料192。harp工艺可以实现teos前体和o3前体。在一些实施例中，通过hdpcvd来沉积氧化物材料192，这可以实现sih4前体和o2前体。本公开设想实现其他沉积工艺和/或前体以形成氧化物材料192。
33.沉积工艺填满开口190a-190d。氧化物材料192的厚度因此大于图案化的包括电介质的掩模层188’的厚度t6和图案化的包括金属的掩模层186’的厚度t5之和。转到图7，对氧化物材料192执行cmp工艺和/或其他平坦化工艺以减小氧化物材料192的厚度。图案化的包括金属的掩模层186’可以用作平坦化(例如，cmp)停止层，使得执行cmp工艺直到到达并暴露图案化的包括金属的掩模层186’。因此，cmp工艺去除图案化的包括电介质的掩模层188’和布置在图案化的包括金属的掩模层186’的顶表面之上的任何氧化物材料192。其余的氧化物材料192形成氧化物特征192a、氧化物特征192b、氧化物特征192c和氧化物特征192d。氧化物特征192a-192d被嵌入图案化的包括金属的掩模层186’内，形成掩模层180的一部分，并且可以被统称为图案化的氧化物层。在一些实施例中，cmp工艺使氧化物特征192a-192d和图案化的包括金属的掩模层186’的顶表面平坦化，使得氧化物特征192a-192d的顶表面和图案化的包括金属的掩模层186’的顶表面基本上是平面的。在一些实施例中，氧化物特征192a-192d的厚度基本上等于图案化的包括金属的掩模层186’的厚度t5。在一些实施例中，氧化物特征192a-192d的厚度小于或大于图案化的包括金属的掩模层186’的厚度t5。在一些实施例中，在cmp之后执行退火工艺以进一步固化和/或致密化氧化物特征192a-192d。
34.转到图8，从掩模层180选择性地去除图案化的包括金属的掩模层186’，从而留下限定在包括电介质的掩模层184之上的局部接触图案的氧化物特征192a-192d。氧化物特征192a-192d中的每个对应于开口190a-190d中的相应的一个，因此氧化物特征192a-192d中的每个对应于要针对ic器件100形成的局部接触件。在图8中，氧化物特征192a-192d分别具有宽度wa、宽度wb、宽度wc和宽度wd，并且在其间具有间隔s1、间隔s2和间隔s3。在一些实施例中，蚀刻工艺被配置为相对于氧化物特征192a-192b和包括电介质的掩模层184选择性地去除图案化的包括金属的掩模层186’。换句话说，蚀刻工艺基本上去除图案化的包括金属的掩模层186’，但不去除或基本不去除氧化物特征192a-192d和包括电介质的掩模层184。在所描绘的实施例中，选择蚀刻剂用于蚀刻工艺，该蚀刻剂以比蚀刻氧化物材料(即，氧化物特征192a-192d)和氮化硅(即，包括电介质的掩模层184)的速率更高的速率蚀刻包括钨的材料(即，图案化的包括金属的掩模层186’)(即，该蚀刻剂具有关于包括钨的材料的高蚀刻选择性)。在一些实施例中，选择蚀刻剂用于蚀刻工艺，该蚀刻机以比蚀刻电介质材料(即，氧化物特征192a-192d和/或包括电介质的掩模层184)更高的速率蚀刻金属材料(即，包括图案化的包括金属的掩模层186’)(即，该蚀刻剂具有关于金属材料的高蚀刻选择性)。蚀刻工艺是干法蚀刻工艺、湿法蚀刻工艺或其组合。
35.转到图9，将氧化物特征192a-192d用作蚀刻掩模来在包括电介质的掩模层184上执行蚀刻工艺。例如，蚀刻工艺去除包括电介质的掩模层184的未被氧化物特征192a-192d覆盖的部分(即，包括电介质的掩模层184的暴露部分)，从而分别在氧化物特征192a-192d之下留下包括电介质的掩模特征184a、包括电介质的掩膜特征184b、包括电介质的掩膜特
征184c和包括电介质的掩膜特征184d(统称为图案化的包括电介质的掩膜层184’)。蚀刻工艺被配置为相对于包括金属的掩模层182选择性地去除包括电介质的掩模层184。换句话说，蚀刻工艺基本去除了包括电介质的掩模层184，但是不去除或基本不去除包括金属的掩模层182。例如，选择蚀刻剂用于蚀刻工艺，该蚀刻剂以比蚀刻包括钨的材料(即，包括金属的掩模层182)更高的速率蚀刻氮化硅材料(即，包括电介质的掩模层184)(即，该蚀刻剂具有关于氮化硅材料的高蚀刻选择性)。在一些实施例中，蚀刻工艺还被配置为相对于氧化物特征192a-192d选择性地去除包括电介质的掩模层184。换句话说，蚀刻工艺还可以基本去除包括电介质的掩模层184，但是不去除或基本上不去除氧化物特征192a-192d。例如，选择蚀刻剂用于蚀刻工艺，该蚀刻剂还以比蚀刻氧化物材料(即，氧化物特征192a-192d)更高的速率蚀刻氮化硅材料(即，包括电介质的掩模层184)。在一些实施例中，用于包括金属的掩模层182之上的包括电介质的掩模层184的蚀刻剂的蚀刻选择性大于用于氧化物特征192a-192d之上的包括电介质的掩模层184的蚀刻剂的蚀刻选择性。在这样的实施例中，蚀刻工艺可以部分地蚀刻氧化物特征192a-192d，如图所示。在一些实施例中，蚀刻工艺可能不能均匀地蚀刻氧化物特征192a-192d，使得氧化物特征192a-192d在包括电介质的掩模特征184a-184d之上分别具有不同的厚度。在一些实施例中，在蚀刻工艺之后，一个或多个氧化物特征192a-192d的厚度小于厚度t6。在一些实施例中，通过蚀刻工艺完全去除一个或多个氧化物特征192a-192d。在一些实施例中，选择蚀刻剂用于蚀刻工艺，该蚀刻剂以比蚀刻金属材料(即，包括金属的掩模层182)更高的速率蚀刻电介质材料(即，包括电介质的掩模层184)(即，该蚀刻剂具有关于电介质材料的高蚀刻选择性)。蚀刻工艺是干法蚀刻工艺、湿法蚀刻工艺或其组合。
36.转到图10，将图案化的包括电介质的掩模层184’(和/或在一些实施例中，氧化物特征192a-192d)用作蚀刻掩模，对包括金属的掩模层182、钌层174和粘附层172执行蚀刻工艺。例如，蚀刻工艺去除包括金属的掩模层182的未被图案化的包括电介质的掩模层184’覆盖的部分(即，包括金属的掩模层182的暴露部分)，从而分别在包括电介质的掩模特征184a-184d之下留下包括金属的掩模特征182a、包括金属的掩膜特征182b、包括金属的掩膜特征182c和包括金属的掩膜特征182d(统称为图案化的包括金属的掩膜层182’)。蚀刻工艺还去除钌层174和粘附层172的未被图案化的包括电介质的掩模层184’覆盖的部分(即，钌层174和粘附层172的暴露部分)，以形成钌结构200a(包括钌插塞174a和粘附层172a)、钌结构200b(包括钌插塞174b和粘附层172b)、钌结构200c(包括钌插塞174c和粘附层172c)、以及钌结构200d(包括钌插塞174d和粘附层172d)。钌结构200a-200d可以替代地被称为钌接触件、钌m0结构、包括钌的接触件、钌局部接触件、或前述项的组合。蚀刻工艺被配置为相对于图案化的包括电介质的掩模层184’选择性地去除包括金属的掩模层182、钌层174和粘附层172。换句话说，蚀刻工艺基本上去除包括金属的掩模层182、钌层174和粘附层172，但是不去除或基本上不去除图案化的包括电介质的掩模层184’。例如，选择蚀刻剂用于蚀刻工艺，以比蚀刻氮化硅材料(即，图案化的包括电介质的掩模层184’)更高的速率蚀刻金属材料(即，包括金属的掩模层182、钌层174和粘附层172)(即，该蚀刻剂具有关于金属材料的高蚀刻选择性)。在一些实施例中，蚀刻工艺还被配置为相对于图案化的包括电介质的掩模层184’选择性地去除氧化物特征192a-192d。换句话说，蚀刻工艺还可以基本上去除氧化物特征192a-192d，但是不去除或基本上不去除图案化的包括电介质的掩模层184’。例如，选择
蚀刻剂用于蚀刻工艺，该蚀刻剂还以比蚀刻氮化硅材料(即，图案化的包括电介质的掩模层184’)更高的速率蚀刻氧化物材料(即，氧化物特征192a-192d)。在一些实施例中，蚀刻剂对于包括金属的掩模层182、钌层174和粘附层172(与包括电介质的掩模层184相比)的蚀刻选择性大于蚀刻剂对于氧化物特征192a-192d(与图案化的包括电介质的掩模层184’相比)的蚀刻选择性。在这样的实施例中，蚀刻工艺可以蚀刻一个或多个氧化物特征192a-192d。例如，在所描绘的实施例中，蚀刻工艺完全去除氧化物特征192a-192c并且进一步减小氧化物特征192d的厚度。蚀刻工艺是干法蚀刻工艺、湿法蚀刻工艺或其组合。在一些实施例中，蚀刻工艺包括多个步骤，例如，选择性地蚀刻包括金属的掩模层182的第一蚀刻步骤、选择性地蚀刻钌层174的第二蚀刻步骤、以及选择性地蚀刻粘附层172的第三蚀刻步骤(例如，第一蚀刻步骤、第二蚀刻步骤和第三蚀刻步骤实施不同的蚀刻剂)。在另一示例中，调整蚀刻工艺的各种参数(例如，蚀刻剂流速和/或蚀刻剂浓度)以在整个蚀刻工艺中实现不同的蚀刻选择性，使得蚀刻工艺选择性地并且单独地蚀刻包括金属的掩模层182、钌层174和粘附层172。在一些实施例中，蚀刻工艺实施在包括金属的掩模层182、钌层174和/或粘附层172之间具有最小蚀刻选择性至没有蚀刻选择性的蚀刻剂。
37.转到图11，通过适当的沉积工艺(例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、其他合适的方法、或前述项的组合)，来在钌结构200a-200d和掩模层180的其余部分(例如，氧化物特征192d、包括电介质的掩模特征184a-184d、和/或包括金属的掩模特征182a-182d)之上形成虚设接触间隔件层210(也被称为间隔件层)。例如，沿着钌结构200a-200d的侧壁、掩模层180的其余部分的顶表面和侧壁以及ild层152的顶表面来布置虚设接触间隔件层210。虚设接触间隔件层210的厚度t7沿着钌结构200a-200d的侧壁、掩模层180的其余部分的顶表面和侧壁以及ild层152的顶表面基本上是均匀的。然而，本公开设想虚设接触间隔件层210的厚度t7变化的实施例，例如，沿着钌结构200a-200d的侧壁为呈锥形的厚度。在一些实施例中，厚度t7为约1nm至约8nm。在一些实施例中，沿着钌结构200a-200d的侧壁的厚度t7被定制为限定用于钌结构200a-200d的接触空气间隔件(间隙)的尺寸。例如，调整沉积工艺的参数，以确保厚度t7约为用于钌结构200a-200d的接触空气间隔件的目标宽度。
38.虚设接触间隔件层210包括与钌结构200a-200d和随后形成的ild层的材料不同的材料，以在后续蚀刻工艺(例如，用于形成用于钌结构200a-200d的接触空气间隔件的那些蚀刻工艺)期间实现蚀刻选择性。换句话说，虚设接触间隔件层210以及其周围的层包括针对给定的蚀刻剂具有不同的蚀刻敏感性的材料。例如，虚设接触间隔件层210包括这样的材料，该材料的针对蚀刻剂的蚀刻速率大于钌结构200a-200d(此处为钌插塞174a-174d和粘附层172a-172d)以及随后形成ild层的材料的针对该蚀刻剂的蚀刻速率。虚设接触间隔件层210包括硅、锗、金属、氧、氮、碳、其他合适的成分、或前述项的组合。在所描绘的实施例中，虚设接触间隔件层210是非晶硅层。在一些实施例中，虚设接触间隔件层210是非晶碳层。在一些实施例中，虚设接触间隔件层210是硅层、锗层或硅锗层，其可以掺杂有合适的掺杂剂以实现蚀刻选择性。在一些实施例中，虚设接触间隔件层210是多晶硅层。在一些实施例中，虚设接触间隔件层210包括金属和氧，其中，该金属可以包括铝、铪、钛、铜、锰、钒、其他合适的金属、或前述项的组合。例如，金属是钛，并且虚设接触间隔件层210是氧化钛层。在一些实施例中，虚设接触间隔件层210是电介质层，例如，氮化硅层或碳氮化硅层。在一些
实施例中，将掺杂剂(例如，p型掺杂剂、n型掺杂剂或它们的组合)引入到虚设接触间隔件材料中，使得虚设接触间隔件层210包括掺杂材料。在一些实施例中，虚设接触间隔件层210是bsg层或psg层。在一些实施例中，虚设接触间隔件层210例如相对于随后形成的cesl(其可以被配置为高密度氮化硅层)是低密度氮化硅层。在一些实施例中，虚设接触间隔件层210例如相对于随后形成的ild层(其可以被配置为高密度的氧化硅层)是低密度氧化硅层。用于实现“高密度”和“低密度”的密度的程度可以被配置为实现后续蚀刻工艺所需的蚀刻选择性。
39.转到图12和图13，处理继续，形成ic器件100的ild层220。例如，在图12中，在虚设接触间隔件层210之上形成电介质材料220’。电介质材料220’和虚设接触间隔件层210填充钌结构200a-200d之间的空间。在所示的实施例中，电介质材料220’覆盖虚设接触间隔件层210、钌结构200a-200d和掩模层180。因此，电介质材料220’的厚度大于虚设接触间隔件层210的厚度t7、钌结构200a-200d的厚度(例如，厚度t1和厚度t2之和)和掩模层180的厚度(例如，厚度t3和厚度t4之和)的总和。电介质材料220’包括电介质材料(并且因此ild层220包括电介质材料)，该电介质材料包括例如氧化硅、碳掺杂的氧化硅、氮化硅、氮氧化硅、teos、psg、bsg、bpsg、fsg、(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于bcb的电介质材料、silk(密歇根州米德兰市的dow chemical)、聚酰亚胺、其他合适的电介质材料、或前述项的组合。在一些实施例中，电介质材料220’包括低k电介质材料。在一些实施例中，电介质材料220’包括elk电介质材料，例如，多孔二氧化硅材料、碳化硅材料、和/或碳掺杂氧化物(例如，基于sicoh的材料(例如，具有si-ch3键))，其中每个都被调整/配置为表现出小于约2.5的介电常数。在所描绘的实施例中，电介质材料220’包括硅和氧(例如，sicoh、sio
x
、或其他包括硅和氧的材料)(因此可以被称为氧化硅层或氧化层)。通过沉积工艺形成电介质材料220’，例如，cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、其他合适的方法、或前述项的组合。在一些实施例中，通过fcvd工艺形成电介质材料220’，例如，以上参照氧化物材料192’所描述的fcvd工艺。例如，将可流动的硅和氧材料转化为含硅和氧的层，例如，氧化硅层。在一些实施例中，通过harp工艺形成电介质材料220’，例如，以上参照氧化物材料192’所描述的harp工艺。在一些实施例中，通过hdpcvd形成电介质材料220’，例如，以上参照氧化物材料192’所描述的hdpcvd。
40.转到图13，在电介质材料220’上执行cmp工艺和/或其他平坦化工艺。如图所示，cmp工艺之后的电介质材料220’的其余部分形成ild层220，其中嵌入有钌结构200a-200d。图案化的包括金属的掩模层182’可以用作cmp停止层，使得执行cmp工艺直到到达并暴露图案化的包括金属的掩模层182’。因此，cmp工艺去除布置在图案化的包括金属的掩模层182’的顶表面之上的电介质材料220’的部分、虚设间隔件层210的部分、氧化物特征192a-192d(在此为氧化物特征192d)的任何其余部分、以及包括电介质的掩模特征184a-184b。cmp工艺可以平坦化ild层220的顶表面、虚设接触间隔件层210的顶表面、以及包括金属的掩模特征182a-182d的顶表面，使得在一些实施例中，在cmp工艺之后，ild层220的顶表面、虚设接触间隔件层210的顶表面、以及包括金属的掩模特征182a-182d的顶表面基本上是平坦的。在一些实施例中，在cmp之后执行退火工艺以进一步固化和/或致密ild层220。
41.转到图14，从钌结构200a-200d之上去除图案化的包括金属的掩模层182’(即，包
括金属的掩模特征182a-182d)，从而形成凹槽(沟槽)225，该凹槽(沟槽)225具有由虚设接触间隔件层210限定的侧壁和由钌结构200a-200d的顶表面限定的底部。钌结构200a-200d的顶表面从ild层220的顶表面凹入距离d，或者换句话说，凹陷225的深度大约是距离d。在一些实施例中，距离d为约1nm至约20nm。在一些实施例中，蚀刻工艺被配置为相对于钌结构200a-200d、虚设接触间隔件层210和ild层220选择性地去除图案化的包括金属的掩模层182’。换句话说，蚀刻工艺基本上去除图案化的包括金属的掩模层182’，但不去除或基本不去除钌结构200a-200d、虚设接触间隔件层210、以及ild层220。在所示的实施例中，选择蚀刻剂用于蚀刻工艺，该蚀刻剂以比蚀刻包括钌的材料(即，钌插塞174a-174d)、非晶硅材料(即，虚设接触间隔件层210)和氧化物材料(即，ild层220)的速率更高的速率蚀刻包括钨的材料(即，图案化的包括金属的掩模层182’)(即，蚀刻剂具有关于包括钨的材料的高蚀刻选择性)。蚀刻工艺是干法蚀刻工艺、湿法蚀刻工艺或其组合。
42.转到图15，执行蚀刻工艺以选择性地去除虚设接触间隔件层210并形成用于钌结构200a-200d的气隙230。在ild层220和钌结构200a-200d的侧壁之间限定了气隙230。在所描绘的实施例中，气隙230具有由ild层152限定的底部和由ild层220限定的侧壁。在一些实施例中，例如如图所示，气隙230的侧壁还由保留在ild层152和ild层220之间的虚设接触间隔件层210的部分限定。因此，气隙230沿着钌结构200a-200d的侧壁布置并且延伸穿过ild层220和虚设接触间隔件层210到ild层152，使得气隙230围绕钌结构200a-200d。气隙230具有沿着x方向限定的宽度w。在所描绘的实施例中，宽度w与去除的虚设接触间隔件层210的厚度t7基本相同。在一些实施例中，宽度w为约1nm至约8nm。蚀刻工艺被配置为相对于ild层220和钌结构200a-200b选择性地去除虚设接触间隔件层210。换句话说，蚀刻工艺基本上去除虚设接触间隔件层210，但是不去除或基本上不去除ild层220和/或钌结构200a-200d。例如，选择蚀刻剂用于蚀刻工艺，该蚀刻剂以比包括金属的材料(例如，钌结构200a-200d)和氧化物材料(例如，ild层220)更高的速率蚀刻非晶硅材料(即，虚设接触间隔件层210)(即，该蚀刻剂具有关于非晶硅材料的高蚀刻选择性)。蚀刻工艺是干法蚀刻工艺、湿法蚀刻工艺或其组合。在一些实施例中，干法蚀刻工艺实施包括cl2、nf3、o2、h2、ch4或其组合的蚀刻气体，其中，该蚀刻气体的成分取决于虚设接触间隔件层210、钌结构200a-200d和ild层220的成分。在一些实施例中，干法蚀刻工艺被配置为从本文公开的任何蚀刻气体产生等离子体，使得干法蚀刻使用等离子体激发的物质来去除虚设间隔件层210。在一些实施例中，湿法蚀刻工艺实施湿法蚀刻剂溶液，该湿法蚀刻剂溶液被配置为选择性地去除虚设接触间隔件层210，其中，该湿法蚀刻剂溶液的成分取决于虚接触间隔件层210、钌结构200a-200d和ild层220的成分。
43.因为空气的介电常数大约为一(k≈1)，该介电常数比常规上用于互连结构(例如，氧化硅或氮化硅)的绝缘材料的介电常数低，所以气隙230减小了钌结构200a-200d之间的电容、钌结构200a-200d和器件级接触件(例如，器件级接触件160)之间的电容、和/或钌结构200a-200d和随后形成的beol互连结构(例如，通孔和金属线)之间的电容。在一些实施例中，与具有无气隙的钌结构200a-200d的mol互连结构相比，具有被气隙230围绕的钌结构200a-200d的mol互连结构使得寄生电容减小多达10％。此外，因为所公开的mol互连结构用钌(即，钌结构200a-200d)代替铜，所以具有钌结构200a-200d的mol互连结构比常规的mol互连结构表现出更低的电阻，并且促进了改进的电流流动。结果，所公开的mol互连结构大
大降低了ic器件100的寄生电容、寄生电阻和相关联的rc延迟，该mol互连结构包括被气隙230围绕的钌结构200a-200d。
44.转到图16和图17，beol处理开始于形成mli特征的第一金属化层(即，v0层和m1层)。在图16中，通过合适的沉积工艺在局部接触层(或m0层)(例如，ild层220、钌结构200a-200d、以及气隙230)之上形成cesl 240，该合适的沉积工艺为例如cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、电镀、化学镀、其他合适的沉积方法、或前述项的组合。cesl 240的厚度t8小于凹槽225的深度，使得厚度t8小于更大的距离d。在一些实施例中，厚度t8为约1nm至约15nm。cesl 240包括与钌插塞174a-174d和随后形成的ild层的材料不同的材料，以在后续蚀刻工艺(例如，用于形成使一个或多个钌结构200a-200d暴露的一个或多个通孔开口的工艺)期间实现蚀刻选择性。换句话说，cesl 240以及其周围的层将包括针对给定蚀刻剂具有不同的蚀刻敏感性的材料。例如，cesl 240包括这样的材料，该材料的针对蚀刻剂的蚀刻速率与ild层的材料的针对该蚀刻剂的蚀刻速率不同，使得在对上覆ild层(例如包括低k电介质材料)的蚀刻期间，cesl 240的材料用作蚀刻停止层。在一些实施例中，cesl 240包括金属和氧，因此可以被称为金属氧化物cesl。该金属可以包括铝、铪、钛、铜、锰、钒、其他合适的金属、或前述项的组合。在所描绘的实施例中，金属是铝，并且cesl 240是氧化铝(alo
x
)cesl。
45.在图17中，在cesl 240之上形成ild层250。ild层250填充凹槽225的其余部分，使得ild层250的一部分延伸得低于ild层220的顶表面。ild层250包括电介质材料，该电介质材料包括例如氧化硅、碳掺杂的氧化硅、氮化硅、氮氧化硅、teos、psg、bsg、bpsg、fsg、(加利福尼亚州圣克拉拉的应用材料)、干凝胶、气凝胶、无定形氟化碳、聚对二甲苯、基于bcb的电介质材料、silk(密歇根州米德兰市的dow chemical)、聚酰亚胺、其他合适的电介质材料、或前述项的组合。在一些实施例中，ild层250包括低k电介质材料。在一些实施例中，ild层250包括elk电介质材料，例如，多孔二氧化硅材料、碳化硅材料、和/或碳掺杂氧化物(例如，基于sicoh的材料(例如，具有si-ch3键))，其中每个都被调整/配置为表现出小于约2.5的介电常数。在所描绘的实施例中，ild层250包括硅和氧(例如，sicoh、sio
x
、或其他包括硅和氧的材料)(因此可以被称为氧化硅层或氧化层)。在一些实施例中，ild层250可以包括具有多种电介质材料的多层结构。通过沉积工艺形成ild层250，例如，cvd、fcvd、harp、hdp、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、其他合适的方法、或前述项的组合。可以在沉积ild层250之后执行cmp工艺和/或其他平坦化工艺，使得ild层250具有基本上平坦的表面。
46.然后，在ild层250和cesl 240(可以统称为绝缘体层)中形成beol互连结构，其中，每个beol互连结构物理地连接到局部接触层的相应的局部接触件。在所描绘的实施例中，beol互连结构260延伸穿过ild层250和cesl 240，以与钌结构200b物理接触。beol互连结构260包括通孔262和金属线264，其中，通孔262将钌结构200b物理地和电气地连接到金属线264。通孔262具有第一通孔部分v0-1，该第一通孔部分v0-1布置在第二通孔部分v0-2之上。第一通孔部分v0-1限定在金属线264和ild层220的顶表面之间，并且延伸穿过ild层250的一部分和cesl 240。第二通孔部分v0-2限定在ild层220的顶表面和钌插塞174b的顶表面之间，并且延伸穿过ild层220的一部分到钌插塞174b。在这样的配置中，通孔262物理接触ild层220的顶表面(例如，第一通孔部分v0-1直接布置在ild层220的顶表面上)和ild层220的
侧壁(例如，第二通孔部分v0-2直接布置在ild层220的第一侧壁和ild层220的第二侧壁上，并且第二通孔部分v0-2从第一侧壁延伸到第二侧壁)。第一通孔部分v0-1的第一宽度大于第二通孔部分v0-2的第二宽度，并且第二通孔部分v0-2的第二宽度大于钌插塞174b的宽度，使得第二通孔部分v0-2密封围绕钌插塞174b的气隙230。在一些实施例中，第二通孔部分v0-2的第二宽度大约等于钌插塞174b的宽度和气隙230的宽度乘二的总和(即，第二通孔部分v0-2的第二宽度＝钌插塞174b的宽度+(气隙230的宽度的2倍)。因此，在所描绘的实施例中，气隙230具有在通孔262和ild层152之间(具体地，在通孔262的底表面和ild层152的顶表面之间)沿着z方向限定的长度。
47.beol互连结构260包括接触阻挡层270和布置在接触阻挡层270之上的接触插塞272，其中，通孔262和金属线264各自包括接触阻挡层270的一部分和接触插塞272的一部分。接触阻挡层270包括促进周围电介质材料(在此为ild层220、cesl 240、和/或ild层250)和接触插塞272之间的粘附的材料。接触阻挡层270的材料还可以防止金属成分从beol互连结构260扩散到周围的电介质材料中。在一些实施例中，接触阻挡层270包括钛、钛合金、钽、钽合金、钴、钴合金、钌、钌合金、钼、钼合金、钯、钯合金，被配置为促进和/或增强金属材料和电介质材料之间的粘附和/或防止金属成分从金属材料扩散到电介质材料的其他合适的成分、或前述项的组合。例如，接触阻挡层270包括钽、氮化钽、氮化铝钽、氮化钽硅、碳化钽、钛、氮化钛、氮化钛硅、氮化铝钛、碳化钛、钨、氮化钨、碳化钨、氮化钼、钴、氮化钴、钌、钯、或前述项的组合。在一些实施例中，接触阻挡层270包括多个层。例如，接触阻挡层270可以包括第一子层和第二子层，第一子层包括钛并且第二子层包括氮化钛。在另一示例中，接触阻挡层270可以包括第一子层和第二子层，第一子层包括钽并且第二子层包括氮化钽。接触插塞272包括钨、钌、钴、铜、铝、铱、钯、铂、镍、低电阻率金属成分、它们的合金、或前述项的组合。在所描绘的实施例中，接触塞272包括不同于钌插塞174a-174d的材料。例如，接触插塞272包括钨、钴、和/或铜。在一些实施例中，beol互连结构260不包括接触阻挡层270(即，beol互连结构260是无阻挡的)，使得接触插塞层272与ild层220、cesl 240、和/或ild层250物理接触。在一些实施例中，beol互连结构260是部分无阻挡的，其中，接触阻挡层270布置在接触插塞272的仅一部分和电介质层之间。在一些实施例中，接触插塞272包括多个层。
48.beol互连结构260可以通过双镶嵌工艺形成，该工艺涉及同时沉积用于通孔262和金属线264的导电材料。在这样的实施例中，通孔262和金属线264共享接触阻挡层270和接触插塞272，而不是每个都具有各自的和不同的接触阻挡层和接触插塞(例如，金属线264的接触阻挡层会将金属线264的金属插塞和通孔262的通孔插塞隔开的情况)。在一些实施例中，双镶嵌工艺包括执行图案化工艺以形成延伸穿过ild层250和cesl 240的互连开口，从而使钌结构200b和围绕钌结构200b的气隙230暴露。图案化工艺可以包括：第一光刻步骤和第一蚀刻步骤，用于在ild层250中形成互连开口的沟槽开口(其对应于金属线264并限定金属线264)；第二光刻步骤和第二蚀刻步骤，用于在ild层250中形成使cesl 240的一部分暴露的互连开口的通孔开口(其对应于通孔262并限定通孔262)；以及第三蚀刻步骤，用于去除cesl 240的暴露部分，从而暴露钌结构200b、围绕钌结构200b的气隙230、以及ild层220的顶表面的一部分。可以以任何顺序执行第一光刻/第一蚀刻步骤和第二光刻/第二蚀刻步骤(例如，先沟槽最后通孔，或者先通孔最后沟槽)。第一蚀刻步骤和第二蚀刻步骤均被配置为相对于图案化的掩模层和cesl 240选择性地去除ild层250，而第三蚀刻步骤被配置为相
对于ild层250、ild层220和钌插塞174b选择性地去除cesl 240。换句话说，第一蚀刻步骤和第二蚀刻步骤基本上去除ild层250，但是不去除或者基本上不去除cesl 240，而第三蚀刻步骤基本上去除cesl 240，但是不去除或者基本上不去除ild层250、ild层220和钌插塞174b。第一蚀刻步骤、第二蚀刻步骤和第三蚀刻步骤可以实施干法蚀刻工艺、湿法蚀刻工艺或其组合。在一些实施例中，第一蚀刻步骤和第二蚀刻步骤是干法蚀刻工艺，而第三蚀刻步骤是湿法蚀刻工艺。注意，因为钌结构200b的顶表面低于ild层220的顶表面，所以互连开口的通孔开口与钌结构200b自对准，从而最小化(并且在一些实施例中，消除)由于互连开口的重叠移位可能引起的任何通孔着陆(landing)问题(例如，互连开口从用于暴露钌结构200b的目标位置不期望地和无意地左或右偏移)。例如，在常规的互连处理实施例中，钌结构200a-200d的顶表面将与ild层220的顶表面基本是平面的。在这样的实施例中，当形成通孔262时，重叠移位可导致互连开口的通孔开口向左移位，或者无意地暴露钌结构200a(这可导致电气短路)或导致通孔262和钌结构200a之间的横向间隔(例如，沿着x方向)，横向间隔使通孔262和钌结构200a之间的寄生电阻增加。这样的横向间隔可以被称为金属-通孔泄漏间隔。相比之下，在所公开的实施例中，即使重叠移位导致互连开口相对于钌结构200b向左移位，通孔262的底部(即，第二通孔部分v0-2)也与对应于钌结构200b的区域自对准并被限制在该区域内，从而维持所需的金属-通孔泄漏间隔，并且通孔262的顶部(即，第一通孔部分v0-1)通过ild层220与局部接触层分隔，从而最小化电气短路的风险。与常规的mol互连结构相比，这种自对准的通孔底部方式还促进所公开的mol互连结构表现出改进的电阻和电容特性。
49.在执行图案化工艺之后，双镶嵌工艺包括：执行第一沉积工艺以在ild层250之上形成部分填充互连开口的接触阻挡材料，以及执行第二沉积工艺以在接触阻挡材料之上形成接触体材料，其中，接触体材料填充互连开口的其余部分。在这样的实施例中，接触阻挡材料和接触体材料布置在互连开口中并且在ild层250的顶表面之上。第一沉积工艺和第二沉积工艺可以包括cvd、pvd、ald、hdpcvd、mocvd、rpcvd、pecvd、lpcvd、alcvd、apcvd、peald、电镀、化学镀、其他合适的沉积方法、或前述项的组合。在一些实施例中，接触阻挡层270沿着互连开口的侧壁和底部具有基本均匀的厚度。接触阻挡层270因此可以通过共形沉积工艺形成。执行cmp工艺和/或其他平坦化工艺，以例如从ild层250的顶表面之上去除过量的接触体材料和接触阻挡材料，从而得到beol互连结构260(换句话说，得到填充互连开口的接触阻挡层270和接触插塞272)。cmp工艺使beol互连结构260和ild层250的顶表面平坦化，使得在一些实施例中，ild层250的顶表面和金属线264的顶表面形成基本上平坦的表面。接触阻挡材料和接触体材料无中断地填充互连开口的沟槽开口和通孔开口，使得接触阻挡层270和接触插塞272各自从金属线264无中断地连续地延伸到通孔262。
50.转到图18，beol处理继续在第一金属化层之上形成mli特征的附加金属化层(层级)。例如，beol处理包括在第一金属化层之上形成第二金属化层(即，金属二(m2)层和通孔一(v1)层)、第三金属化层(即，金属三(m3)层和通孔二(v2)层)、第四金属化层(即，金属四(m4)层和通孔三(v3)层)、第五金属化层(即，金属五(m5)层和通孔四(v4)层)、第六金属化层(即，金属六(m6)层和通孔五(v5)层、第七金属化层(即，金属七(m7)层和通孔六(v6)层))至最顶部金属化层(即，金属x(mx)层和通孔y(vy)层)，其中，x是mli特征的图案化金属线层的总数，y是mli特征的图案化通孔层的总数)。每个金属化层包括被配置为提供布置在绝缘
体层280中的至少一个beol互连结构的图案化金属线层和图案化通孔层，该绝缘体层280包括与本文所描述的ild层和cesl类似的至少一个ild层和至少一个cesl。例如，第二金属化层包括beol互连结构290(具有v1通孔和m2金属线，其中，v1通孔将m2金属线连接到金属线264)，第三金属化层包括beol互连结构292(具有v2通孔和m3金属线，其中，v2通孔将m2金属线连接到m3金属线)，第四金属化层包括beol互连结构294(具有v3通孔和m4金属线，其中，v3通孔将m3金属线连接到m4金属线)，第五金属化层包括beol互连结构296(具有v4通孔和m5金属线，其中，v4通孔将m4金属线连接到m5金属线)，第六金属化层包括beol互连结构298(具有v5通孔和m6金属线，其中，v5通孔将m5金属线连接到m6金属线)，第七金属化层包括beol互连结构300(具有v6通孔和m7金属线，其中，v6通孔将m6金属线连接到m7金属线)，最顶部金属化层包括beol互连结构302(具有vy通孔和mx金属线，其中，vy通孔将m(x-1)金属线连接到mx金属线)。beol互连结构290-302通过任何合适的工艺(包括通过本文所描述的各种双镶嵌工艺)形成，并且包括任何合适的材料和/或层。应当注意，尽管ic器件100的mli特征被示出为具有布置在给定数量的电介质层内的给定数量的金属化层，但是根据ic器件100的设计要求，本公开设想mli特征具有更多或更少的金属层、通孔层和/或电介质层。在一些实施例中，mli特征具有七至十四个金属化层(例如，m6至m14以及v6至v13)。
51.图19至图27是根据本公开的另一实施例的ic器件400在制造ic器件400的mol互连的各个阶段(例如，与图1中的方法10相关联的那些阶段)的部分或整体的局部示意图。ic器件400在很多方面与ic器件100类似，并且以与ic器件100类似的方式制造，例如以图2至图18中所描述的方式制造。因此，为了清楚和简单起见，图2至图18和图19至图27中的类似特征由相同的附图标记标识。ic器件400可以包括在微处理器、存储器和/或其他ic器件中。在一些实施例中，ic器件400是ic芯片的一部分、soc或其一部分，其包括各种无源和有源微电子器件，例如，电阻器、电容器、电感器、二极管、pfet、nfet、mosfet、cmos晶体管、bjt、ldmos晶体管、高压晶体管、高频晶体管、其他合适的组件、或前述项的组合。各种晶体管可以是平面晶体管或非平面晶体管，例如，finfet或gaa晶体管。为了清楚起见，简化了图19至图27，以更好地理解本公开的发明构思。可以在ic器件400中添加附加特征，并且以下描述的一些特征可以在ic器件400的其他实施例中被替换、修改或消除。
52.转到图19，ic器件400经历了参照图2至图11所描述的处理，使得在钌结构200a-200d和掩模层180的剩余部分(例如，氧化物特征192d、含电介质的掩模特征184a-184d、和/或含金属的掩模特征182a-182d)之上形成虚设接触间隔件层210(也被称为间隔件层)。转到图20，与参照图12至图18所描述的处理相比，在形成ild层220之前，沿着钌结构200a至200d的侧壁以及掩模层180的剩余部分形成虚设接触间隔件210’。例如，通过任何合适的工艺去除布置在ild层152的顶表面之上和掩模层180的剩余部分的顶表面之上的虚设接触间隔件层210的部分。在一些实施例中，蚀刻工艺被配置为去除布置在水平取向的(例如，基本上沿着x-y平面延伸)表面之上的虚设接触间隔件层210，但是不从垂直取向的(例如，基本上沿着x-z平面和/或y-z平面延伸)表面去除虚设接触间隔件层210或者从垂直取向的表面最小化地去除虚设接触间隔件层210。在一些实施例中，蚀刻工艺是干法蚀刻工艺，其可以被配置为从本文所公开的任何蚀刻气体中生成等离子体，使得干法蚀刻使用等离子体激发的物质从ild层250之上去除虚设间隔件层210，但不从钌结构200a-200d的侧壁去除虚设间隔件层210。
53.转到图21和图22，然后形成电介质材料220’并对其进行处理，以在虚设接触间隔件210’、掩模层180的剩余部分的顶表面、ild层152的顶表面之上形成ild层220，例如参考上面的图12和图13所述。因为从ild层152的顶表面之上去除了虚设接触间隔件层210，所以ild层220直接布置在ild层152上并与ild层152物理接触。在图22中，ild层220的厚度因此约等于钌结构200a-200d的厚度(例如，厚度t1和厚度t2之总和)和掩模层180的剩余部分的厚度(例如，厚度t3)的总和。还应注意，由于钌结构200a-200d是通过沉积接触层然后蚀刻接触层(而不是在电介质层内形成接触开口并将接触层沉积在接触开口中)而形成的，所以ic器件100还不包括在ild层152和ild层220之间的蚀刻停止层。转到图23，从钌结构200a-200d之上去除图案化的含金属的掩模层182’(即，含金属的掩模特征182a-182d)，从而形成凹槽(沟槽)225，如上参考图14所述。在图23中，凹槽225具有由虚设接触间隔件210’限定的侧壁。在这些实施例中，蚀刻工艺被配置为相对于钌结构200a-200d、虚设接触间隔件层210’和ild层220选择性地去除图案化的含金属的掩模层182’。转到图24，执行蚀刻工艺以选择性地去除虚设接触间隔件层210’并形成用于钌结构200a-200d的气隙230。蚀刻工艺被配置为相对于ild层220和钌结构200a-200d选择性地去除虚设接触间隔件210’，例如以上参考图15所描述的。在图24中，气隙230具有由ild层152限定的底部，完全由ild层220限定的第一侧壁和由钌结构200a-200d限定的第二侧壁。因此，气隙230沿着钌结构200a-200d的侧壁布置并且穿过ild层220延伸到ild层152，使得气隙230围绕钌结构200a-200d。转到图25至图27，然后，beol处理在局部接触层之上形成各种金属化层，如上参考图16至图18所描述的。
54.在图2至图27中执行的各种蚀刻工艺包括干法蚀刻工艺、湿法蚀刻工艺或其组合。干法蚀刻工艺可以实施含氢的蚀刻气体(例如，h2和/或ch4)、含氮的蚀刻气体(例如，n2和/或nh3)、含氯的蚀刻气体(例如，cl2、chcl3、ccl4和/或bcl3)、含氧的蚀刻气体(例如，o2)、含氟的蚀刻气体(例如，f2、ch3f、ch2f2、chf3、cf4、c2f6、sf6和/或nf3)、含溴的蚀刻气体(例如，br、hbr、ch3br、ch2、br2和/或chbr3)、含碘的蚀刻气体、其他合适的蚀刻气体、或前述项的组合。干法蚀刻工艺可以使用载气来输送蚀刻气体。载气可以包括氮气、氩气、氦气、氙气、其他合适的载气成分、或前述项的组合。湿法蚀刻工艺可以实施包括以下项的湿法蚀刻溶液：h2so4、h2o2、nh4oh、hcl、hf、dhf、koh、nh3、ch3cooh、hno3、h3po4、h2o(可以是diw或diwo3)、o3、其他合适的化学品、或前述项的组合。在每个蚀刻工艺期间，可以调整各种蚀刻参数以实现所需的选择性蚀刻，例如，蚀刻气体的流速、蚀刻气体的浓度、载气的浓度、第一蚀刻气体的浓度与第二蚀刻气体的浓度的比率、载气的浓度与蚀刻气体的浓度的比率、湿法蚀刻溶液的浓度、第一湿法蚀刻成分的浓度与第二湿法蚀刻成分的浓度的比率、rf源的功率、偏置电压、压力、蚀刻工艺的持续时间、在蚀刻工艺期间在工艺室中保持的温度、在蚀刻工艺期间晶圆的温度、湿法蚀刻溶液的温度、其他合适的蚀刻参数、或前述项的组合。
55.本公开提供了许多不同的实施例。本文公开了有助于减小电容和/或电阻的mol互连以及用于形成该mol互连的相应技术。示例性mol互连结构包括布置在第一绝缘体层中的器件级接触件和布置在第一绝缘体层之上的第二绝缘体层中的钌结构。器件级接触件与集成电路特征物理接触，并且钌结构与器件级接触件物理接触。气隙将钌结构的侧壁与第二绝缘体层隔开。钌结构的顶表面低于第二绝缘体层的顶表面。通孔布置在第三绝缘体层中，并且延伸得低于第二绝缘体层的顶表面以与钌结构物理接触。在一些实施例中，虚设接触
间隔件层的剩余部分布置在第一绝缘体层和第二绝缘体层之间并将第一绝缘体层和第二绝缘体层隔开。在一些实施例中，虚设接触间隔件层是非晶硅层、氧化钛层、或非晶碳层。在一些实施例中，钌结构包括粘附层和布置在粘附层之上的钌插塞，并且气隙将钌插塞的侧壁与第二绝缘体层隔开。在一些实施例中，气隙还将粘附层的侧壁与第二绝缘体层隔开。在一些实施例中，该器件还包括布置在中段制程互连结构之上的后段制程互连结构。后段制程互连结构具有布置在第三绝缘体层中的通孔和布置在第三绝缘体层中的金属线。第三绝缘体层布置在第二绝缘体层之上，并且金属线与通孔物理接触。在一些实施例中，气隙的长度被限定在通孔的底表面和第一绝缘体层的顶表面之间。在一些实施例中，第一绝缘体层包括蚀刻停止层，并且第二绝缘体层没有蚀刻停止层。
56.另一示例性器件包括布置在衬底之上的第一氧化物层、布置在第一氧化物层之上的第二氧化物层、以及布置在第二氧化物层之上的第三氧化物层。器件级接触件布置在第一氧化物层中并延伸穿过第一氧化物层，并且与形成在衬底上的ic器件特征物理接触。钌结构布置在第二氧化物层中并且与钌结构物理接触。在钌结构的侧壁与第二氧化物层之间布置有气隙。通孔布置在第三氧化物层和第二氧化物层中，其中，通孔与钌结构物理接触。在一些实施例中，第二氧化物层直接布置在第一氧化物层上并与第一氧化物层物理接触，并且金属氧化物层布置在第二氧化物层和第三氧化物层之间并将第二氧化物层与第三氧化物层隔开。在一些实施例中，虚设接触间隔件层的剩余部分布置在第二氧化物层和第一氧化物层之间并将第二氧化物层与第一氧化物层隔开，并且金属氧化物层布置在第二氧化物层和第三氧化物层之间并将第二氧化物层与第三氧化物层隔开。在一些实施例中，通孔包括布置在第三氧化物层中的第一通孔部分和布置在第二氧化物层中的第二通孔部分，其中，第一通孔部分的第一宽度大于第二通孔部分的第二宽度，并且钌结构的第三宽度小于第二宽度。在一些实施例中，通孔与第二氧化物层的顶表面和第二氧化物层的侧壁物理接触。在一些实施例中，器件包括第四氧化物层，该第四氧化物层布置在衬底和第一氧化物层之间，其中，器件级接触件还布置在第四氧化物层中。该器件还包括第一蚀刻停止层和第二蚀刻停止层。第一蚀刻停止层布置在第三氧化物层和第二氧化物层之间。第二蚀刻停止层布置在第四氧化物层和第一氧化物层之间。
57.示例性方法包括：在器件级接触层之上形成接触粘附层；在接触粘附层之上形成钌层；在钌层之上形成图案化掩模特征；以及通过将图案化掩模特征用作蚀刻掩模蚀刻钌层和接触粘附层来形成钌结构。钌结构与器件级接触层的器件级接触件物理接触。该方法还包括在钌结构和器件级接触层之上形成虚设接触间隔件层。虚设接触间隔件层沿着钌结构的侧壁布置。该方法还包括在虚设接触间隔件层、钌结构和器件级接触层之上形成绝缘体层。该方法还包括从钌结构的侧壁去除虚设接触间隔件层，以在钌结构的侧壁和绝缘体层之间形成气隙。该方法还包括形成与钌结构物理接触的通孔。在一些实施例中，该方法还包括在形成绝缘体层之后且在去除虚设接触间隔件层之前，去除图案化掩模特征。在一些实施例中，该方法还包括在形成绝缘体层之前，从器件级接触层之上去除虚设接触间隔件层。在一些实施例中，图案化掩模特征是第一图案化掩模特征，并且该方法还包括：在钌层之上形成第一图案化掩模特征之前，在钌层之上形成掩模层，以及当形成钌结构时，蚀刻掩模层以形成第二图案化掩模特征。在这些实施例中，形成绝缘体层可以包括在平坦化工艺期间将第二图案化的掩模特征用作平坦化停止层。在这些实施例中，该方法还可以包括去
除第二图案化掩模特征，以形成在钌结构和绝缘体层之间限定的凹槽，其中，通孔填充该凹槽。
58.前述内容概述了若干个实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或者修改其他工艺和结构的基础，以实现与本文介绍的实施例相同的目的和/或达到与本文介绍的实施例相同的优点。本领域技术人员还应当认识到，这些等同构造不脱离本公开的精神和范围，并且在不脱离本公开的精神和范围的情况下他们可以进行各种改变、替代和变更。
59.示例1.一种半导体器件，包括：
60.中段制程互连结构，具有：
61.器件级接触件，其布置在第一绝缘体层中，其中，所述器件级接触件物理接触集成电路ic特征，
62.钌结构，其布置在第二绝缘体层中，所述第二绝缘体层布置在所述第一绝缘体层之上，其中，所述钌结构物理接触所述器件级接触件，以及
63.气隙，其将所述钌结构的侧壁与所述第二绝缘体层隔开。
64.示例2.根据示例1所述的器件，其中，所述钌结构的顶表面低于所述第二绝缘体层的顶表面，使得具有在所述钌结构的顶表面与所述第二绝缘体层之间限定的距离。
65.示例3.根据示例1所述的器件，其中，所述钌结构包括粘附层和布置在所述粘附层之上的钌插塞，其中，所述气隙将所述钌插塞的侧壁与所述第二绝缘体层隔开。
66.示例4.根据示例3所述的器件，其中，所述气隙还将所述粘附层的侧壁与所述第二绝缘体层隔开。
67.示例5.根据示例1所述的器件，还包括：虚设接触间隔件层的剩余部分，布置在所述第一绝缘体层与所述第二绝缘体层之间并将所述第一绝缘体层和所述第二绝缘体层隔开。
68.示例6.根据示例5所述的器件，其中，所述虚设接触间隔件层是非晶硅层、氧化钛层、或非晶碳层。
69.示例7.根据示例1所述的器件，还包括：
70.后段制程互连结构，其布置在所述中段制程互连结构之上，所述后段制程互连结构具有：
71.通孔，其布置在第三绝缘体层中，所述第三绝缘体层布置在所述第二绝缘体层之上，其中，所述通孔延伸得低于所述第二绝缘体层的顶表面并与所述钌结构物理接触；以及
72.金属线，其布置在所述第三绝缘体层中，其中，所述金属线与所述通孔物理接触。
73.示例8.根据示例7所述的器件，其中，所述气隙的长度被限定在所述通孔的底表面与所述第一绝缘体层的顶表面之间。
74.示例9.根据示例1所述的器件，其中，所述第一绝缘体层包括蚀刻停止层，并且所述第二绝缘体层没有蚀刻停止层。
75.示例10.一种半导体器件，包括：
76.第一氧化物层，其布置在衬底之上；
77.第二氧化物层，其布置在所述第一氧化物层之上；
78.第三氧化物层，其布置在所述第二氧化物层之上；
79.器件级接触件，其布置在所述第一氧化物层中并延伸穿过所述第一氧化物层，并且与形成在所述衬底上的ic器件特征物理接触；
80.钌结构，其布置在所述第二氧化物层中并与所述器件级接触件物理接触，其中，在所述钌结构的侧壁与所述第二氧化物层之间布置有气隙；以及
81.通孔，其布置在所述第三氧化物层和所述第二氧化物层中，其中，所述通孔与所述钌结构物理接触。
82.示例11.根据示例10所述的器件，其中，所述第二氧化物层直接布置在所述第一氧化物层上并与所述第一氧化物层物理接触，并且金属氧化物层布置在所述第二氧化物层与所述第三氧化物层之间并将所述第二氧化物层与所述第三氧化物层隔开。
83.示例12.根据示例10所述的器件，其中，虚设接触间隔件层的剩余部分布置在所述第二氧化物层与所述第一氧化物层之间并将所述第二氧化物层与所述第一氧化物层隔开，并且金属氧化物层布置在所述第二氧化物层与所述第三氧化物层之间并将所述第二氧化物层与所述第三氧化物层隔开。
84.示例13.根据示例10所述的器件，其中，所述通孔包括布置在所述第三氧化物层中的第一通孔部分和布置在所述第二氧化物层中的第二通孔部分，其中，所述第一通孔部分的第一宽度大于所述第二通孔部分的第二宽度，并且所述钌结构的第三宽度小于所述第二宽度。
85.示例14.根据示例10所述的器件，其中，所述通孔与所述第二氧化物层的顶表面和所述第二氧化物层的侧壁物理接触。
86.示例15.根据示例10所述的器件，还包括：
87.第四氧化物层，其布置在所述衬底与所述第一氧化物层之间，其中，所述器件级接触件还布置在所述第四氧化物层中；以及
88.第一蚀刻停止层和第二蚀刻停止层，其中，所述第一蚀刻停止层布置在所述第三氧化物层与所述第二氧化物层之间，并且所述第二蚀刻停止层布置在所述第四氧化物层与所述第一氧化物层之间。
89.示例16.一种制造半导体器件的方法，包括：
90.在器件级接触件之上并与所述器件级接触件物理接触地形成钌结构；
91.沿着所述钌结构的侧壁形成虚设接触间隔件层；
92.在所述虚设接触间隔件层之上形成绝缘体层之后，从所述钌结构的侧壁去除所述虚设接触间隔件层，以在所述钌结构的侧壁与所述绝缘体层之间形成气隙；并且
93.形成通孔，所述通孔与所述钌结构物理接触。
94.示例17.根据示例16所述的方法，还包括：在形成所述绝缘体层之前，从器件级接触层之上去除所述虚设接触间隔件层，所述器件级接触层包括布置在其中的所述器件级接触件。
95.示例18.根据示例16所述的方法，其中，形成所述钌结构包括：
96.在器件级接触层之上形成接触粘附层，所述器件级接触层包括布置在其中的所述器件级接触件；
97.在所述接触粘附层之上形成钌层；
98.在所述钌层之上形成图案化掩模特征；并且
99.将所述图案化掩模特征用作蚀刻掩模来蚀刻所述钌层和所述接触粘附层。
100.示例19.根据示例18所述的方法，还包括：在形成所述绝缘体层之后并且在去除所述虚设接触间隔件层之前，去除所述图案化掩模特征。
101.示例20.根据示例18所述的方法，其中，所述图案化掩模特征是第一图案化掩模特征，所述方法还包括：
102.在所述钌层之上形成所述第一图案化掩模特征之前，在所述钌层之上形成掩模层；
103.当形成所述钌结构时，蚀刻所述掩模层以形成第二图案化掩模特征，其中，形成所述绝缘体层包括：在平坦化工艺期间将所述第二图案化掩模特征用作平坦化停止层；并且
104.去除所述第二图案化掩模特征，以形成在所述钌结构与所述绝缘体层之间限定的凹槽，其中，所述通孔填充所述凹槽。