三维存储器及其制备方法、电子设备与流程

1.本技术属于半导体技术领域，具体涉及三维存储器及其制备方法、电子设备。


背景技术：

2.由于三维存储器的功耗低、质量轻、并且属于性能优异的非易失存储产品，在电子产品中得到了越来越广泛的应用。但同时用户对三维存储器的期望值与要求也越来越高。三维存储器的传统制备方法大体为：先在衬底上先依次层叠沉积牺牲层与叠层结构，再形成nand串与栅缝隙，随后去除牺牲层以形成空隙。随后去除空隙内的nand串外围的存储器层露出沟道层。再利用化学气相沉积法在空隙内形成半导体材料层。但在去除牺牲层的过程中，可能会损坏底部半导体材料层，从而影响底部半导体材料层电学性能的稳定性，从而影响三维存储器的质量。


技术实现要素：

3.鉴于此，本技术第一方面提供了一种三维存储器的制备方法，所述制备方法包括：
4.提供衬底，在所述衬底上形成第一半导体材料层；
5.在所述第一半导体材料层上形成牺牲层；
6.在所述牺牲层上形成叠层结构；
7.形成贯穿所述叠层结构的第一凹槽；
8.在所述第一凹槽侧壁形成第一保护层；
9.形成贯穿所述第一凹槽底壁、所述牺牲层并延伸至所述第一半导体材料层内的第二凹槽；
10.在所述第二凹槽侧壁、所述第二凹槽底壁形成第二保护层
11.本技术第一方面提供的三维存储器的制备方法，形成贯穿叠层结构的第一凹槽后，在第一凹槽侧壁形成第一保护层，对组成第一凹槽侧壁的各层结构进行保护，防止实施其他制备工艺时损坏侧壁上的各层结构，以减少不同制备工艺之间的干扰。随后形成贯穿第一凹槽底壁、牺牲层并延伸至第一半导体材料层的第二凹槽，再在第二凹槽侧壁、第二凹槽底壁形成第二保护层，利用第二保护层对与牺牲层相邻的第一半导体材料层等层结构进行保护，特别是防止底部的第一半导体材料层在牺牲层去除时被移除，造成损坏，同时第二保护层还可以通过对底部层结构的保护为顶部层结构提供有效的支撑基础，有利于增加三维存储器的结构稳定性，从而提高三维存储器的质量。
12.本技术第二方面提供了一种三维存储器，所述三维存储器包括：
13.基体；
14.设于所述基体上的第一半导体材料层；
15.设于所述第一半导体材料层上的第三半导体材料层；
16.设于所述第三半导体材料层上的堆栈结构；
17.贯穿所述堆栈结构、所述第三半导体材料层并延伸至所述第一半导体材料层内的
栅缝隙；
18.设于所述栅缝隙对应所述第一半导体材料层所在侧壁上、及所述栅缝隙底壁上的第二保护层。
19.本技术第二方面提供的三维存储器，通过在栅缝隙对应第一半导体材料层所在侧壁上、及栅缝隙底壁上设置第二保护层，提供第一半导体材料层与栅缝隙之间的结构支撑。另外，由于第三半导体材料层与第一半导体材料层相邻，第二保护层还可以用于维持第三半导体材料层与第一半导体材料层之间的结构稳定性。同时，利用第二保护层对底部层结构的保护可以为如堆栈结构等顶部层结构提供有效的支撑基础，有利于增加三维存储器的结构稳定性，从而提高三维存储器的质量。
20.本技术第三方面还提供了一种电子设备，所述电子设备包括处理器和如本技术第二方面所提供的三维存储器，所述处理器用于向所述三维存储器中写入数据和读取数据。
21.本技术第三方面提供的一种电子设备，通过采用本技术第二方面提供的三维存储器，可提高三维存储器与电子设备电学性能的稳定性，提高电子设备的质量。
附图说明
22.为了更清楚地说明本技术实施方式中的技术方案，下面将对本技术实施方式中所需要使用的附图进行说明。
23.图1为本技术一实施方式中三维存储器的制备方法的工艺流程图。
24.图2
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图8分别为图1中s100，s200，s300，s400，s500，s600，s700对应的结构示意图。
25.图9为本技术另一实施方式中三维存储器的制备方法的工艺流程图。
26.图10为图9中s710对应的结构示意图。
27.图11为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
28.图12为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
29.图13为图11中s510对应的结构示意图。
30.图14为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
31.图15
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图20分别为图11中s310，s320，s410，s610，s700对应的结构示意图。
32.图21为一实施方式中三维存储器的结构示意图。
33.图22为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
34.图23为图22中s800对应的结构示意图。
35.图24为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
36.图25为另一实施方式中三维存储器的结构示意图。
37.图26为图24中s810对应的结构示意图。
38.图27为图24中s820对应的结构示意图。
39.图28为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
40.图29为图28中s900对应的结构示意图。
41.图30为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
42.图31为图30中s910对应的结构示意图。
43.图32为图30中s920对应的结构示意图。
44.图33为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
45.图34为图33中s110对应的结构示意图。
46.图35为图33中s120对应的结构示意图。
47.图36为本技术又一实施方式中三维存储器的制备方法的工艺流程图。
48.图37为图36中s1000对应的结构示意图。
49.图38为图36中s1100对应的结构示意图。
50.图39为图36中s1200对应的结构示意图。
51.图40为又一实施方式中三维存储器的结构示意图。
52.图41为又一实施方式中三维存储器的结构示意图。
53.标号说明：
54.三维存储器
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1，衬底
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10，基体
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11，第一半导体材料层
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20，第二半导体材料层
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21、第三半导体材料层
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22，牺牲层
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30，第一子牺牲层
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31，第二子牺牲层32，第三子牺牲层33，叠层结构
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40，隔绝层
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41，替换层
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42，堆叠对
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43，堆栈结构
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44，第一凹槽
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50，第二凹槽
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51，栅缝隙
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52、阵列公共源极
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53，第一保护层
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60，第二保护层
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70，空隙
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80，堆叠结构
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90，第一绝缘层
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91，背部介质层
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92，第二绝缘层
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93，第三凹槽
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94，背部导电层
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95，导电接触层
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96，nand串
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97，沟道层
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98，存储器层
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99。
具体实施方式
55.以下是本技术的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本技术原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本技术的保护范围。
56.在介绍本技术的技术方案之前，再详细介绍下相关技术中的背景问题。
57.目前三维存储器的层数越来越多，即堆叠对的数量越来越多，导致三维存储器的高度越来越高，这样就会导致nand串的高度越来越高，从而使得nand串的制备越来越困难。
58.在相关技术中，采用缺少选择性外延硅
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氧化硅
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氮化硅
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氧化硅(sono less)结构可以避免3d nand由于层数增加带来的sono刻蚀的挑战。而背部引出(backside pick up)可以避免在栅缝隙中填充导电材料出现字线(word line,wl)和阵列公共源极(array common source,acs)短接漏电(short leakage)，同时还可以去除三维存储器正面的阵列公共源极的引出区域，增加存储区的密度，降低成本。因此，sono less结合背面引出架构可以极大的降低高层数3d nand产品的工艺挑战。
59.为提升三维存储器的器件性能，采用氮化硅(si3n4)作为牺牲层可以简化栅缝隙的膜层结构，同时增加栅缝隙蚀刻的工艺窗口(process window)。但是，栅缝隙(gate line slit,gls)与沟道孔(dummy ch)交界的位置沟槽(gouging)较深，可能会导致底部多晶硅层(bottom poly)在中部的牺牲层去除时被移除，造成损坏，从而形成严重的结构缺陷，影响器件性能。
60.为了解决上述问题，本技术提供了一种三维存储器1的制备方法。请一并参阅图1
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图8，图1为本技术一实施方式中三维存储器的制备方法的工艺流程图。图2
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图8分别为图1中s100，s200，s300，s400，s500，s600，s700对应的结构示意图。本技术提供了一种三维存储器1的制备方法，所述制备方法包括s100，s200，s300，s400，s500，s600，s700。其中，s100，s200，s300，s400，s500，s600，s700的详细介绍如下。
61.s100，提供衬底10，在所述衬底10上形成第一半导体材料层20。
62.本技术可先在衬底10的一侧形成第一半导体材料层20，其中，衬底10起到支撑后续制备的其他结构的作用。可选地，衬底10可包括硅衬底10、锗衬底10、硅锗衬底10、绝缘体上硅(silicon on insulator，soi)衬底10或绝缘体上锗(germanium on insulator，goi)衬底10等。可选地，衬底10还可以为p型掺杂衬底10或n型掺杂衬底10。可以根据实际需求选择合适的材料作为衬底10，本技术对此不做具体限制。当然，其他实施例中，衬底10的材料还可以为包括其他元素的半导体或化合物。举例而言，衬底10可以为砷化镓(gallium arsenide，gaas)衬底10、磷化铟(indium phosphide，inp)衬底10或碳化硅(sic)衬底10等。可选地，第一半导体材料层20的材质包括但不限于多晶硅。
63.s200，在所述第一半导体材料层20上形成牺牲层30。
64.在一实施方式中，牺牲层30可以设置为单层结构，也可以设置成多个单层结构堆叠而成的多层结构。可选地，牺牲层30为单层结构时，牺牲层30的材料包括氮化硅。
65.进一步可选地，牺牲层30为多层结构时，牺牲层30包括沿远离衬底10方向且层叠设置的第一子牺牲层31、第二子牺牲层32、第三子牺牲层33，其中，第二牺牲层30为氮化硅结构，具体结构下文将进行详细说明。
66.s300，在所述牺牲层30上形成叠层结构40。
67.本技术随后继续在牺牲层30上制备出叠层结构40。可选地，叠层结构40包括一个或多个堆叠对43，其中，每个堆叠对43包括隔绝层41和替换层42，隔绝层41的材质可为氧化物，例如氧化硅。替换层42的材质包括但不限于氮化物，例如氮化硅等。可选地，替换层42可以为与隔绝层41具有高选择比的其他材质。并且替换层42后续会被金属(例如钨)进行替换从而制备成栅极层，最终使中间态的叠层结构40变成最终态的堆栈结构44，具体的，堆栈结构44由一对或多对隔绝层41、栅极层叠层设置形成，靠近衬底10的一侧为隔绝层41，并且最靠近衬底10的栅极层可以作为底部选择栅极从而对三维存储器1进行控制。
68.在一实施方式中，本技术也可以在牺牲层30上的其他层机构上制备出叠层结构40，并不严格限定为一定在牺牲层30上形成叠层结构40。
69.s400，形成贯穿所述叠层结构40的第一凹槽50。
70.随后本技术可形成贯穿叠层结构40的第一凹槽50。可选地，第一凹槽50可以与其他凹槽一起用于后续形成栅缝隙52，并进一步在栅缝隙52上的基础上阵列公共源极53。进一步可选地，第一凹槽50也可以单独用于后续形成栅缝隙52。另外，第一凹槽50率先形成可将叠层结构40与牺牲层30露出，从而为后续对叠层结构40与牺牲层30的处理提供了良好的去除通道。
71.s500，在所述第一凹槽50侧壁形成第一保护层60。
72.在一实施方式中，由于第一凹槽50贯穿叠层结构40，因此第一凹槽50具有底壁和侧壁。可选地，此时，第一凹槽50的侧壁由叠层结构40组成，第一凹槽50的底壁由牺牲层30组成。
73.可选地，第一保护层60的材质包括但不限于硅、多晶硅、单晶硅、参杂硅、硅化合物等。
74.可选地，在第一凹槽50侧壁形成第一保护层60，即在堆叠对43上形成第一保护层60，对叠层结构40的隔绝层41和替换层42进行保护，防止在三维存储器1制备过程中，其他
工艺不慎将叠层结构40去除或损坏。
75.s600，形成贯穿所述第一凹槽50底壁、所述牺牲层30并延伸至所述第一半导体材料层20内的第二凹槽51。
76.随后，本技术形成贯穿所述第一凹槽50底壁、所述牺牲层30并延伸至所述第一半导体材料层20内的第二凹槽51。值得注意的是，由于本实施方式中第一凹槽50的底壁由牺牲层30组成，因此贯穿第一凹槽50底壁的整个牺牲层30与部分第一半导体材料层20后，就形成了第二凹槽51。
77.可选地，第二凹槽51具有侧壁和底壁，第二凹槽51侧壁由沿远离衬底10方向且依次层叠设置的部分第一半导体材料层20、牺牲层30组成，第二凹槽51底壁则由第一半导体材料层20组成。
78.可选地，第二凹槽51的底壁与第一半导体材料层20靠近衬底10一侧的表面平齐。
79.可选地，第二凹槽51和被贯穿底壁后的第一凹槽50组成完整的栅缝隙52，用于后续形成阵列公共源极53。当然，在其他实施方式中，第二凹槽51可以单独用于后续形成阵列公共源极53。
80.可选地，第一凹槽50在所述第二凹槽51上的正投影落于所述第二凹槽51。可以理解的，本实施方式第二凹槽51的缝隙大小大于或等于所述第一凹槽50的缝隙大小，以保证在三维存储器1层数较多的情况下，能够蚀刻到比较深的位置，进而保证从第二凹槽51侧壁露出的牺牲层30可以有效的的得到去除，有利于降低工艺操作难度，提升三维存储器1的质量。
81.当然，在其他实施方式中，叠层结构40和牺牲层30之间还设有第二半导体材料层21时，此时本技术形成贯穿所述第一凹槽50底壁的所述第二半导体材料层21、所述牺牲层30并延伸至所述第一半导体材料层20内的第二凹槽51，此时第二凹槽51侧壁由沿远离衬底10方向且依次层叠设置的第一半导体材料层20、牺牲层30、部分第二半导体材料层21组成。
82.s700，在所述第二凹槽51侧壁、所述第二凹槽51底壁形成第二保护层70。
83.本技术通过在第二凹槽51侧壁、第二凹槽51底壁形成第二保护层70，对与牺牲层30相邻的第一半导体材料层20层结构进行保护，特别是防止底部的第一半导体材料层20在牺牲层30去除时被移除，造成损坏。同时，在三维存储器1层数较多的情况下，第二保护层70还可以通过对底部层结构的保护为顶部层结构提供有效的支撑基础，以保证三维存储器1整体的稳定性。可选地，第二保护层70的材质包括但不限于氧化物。进一步可选地，第二保护层70的材质与第一保护层60的材质不同。
84.综上所述，本技术提供的三维存储器1的制备方法，形成贯穿叠层结构40的第一凹槽50后，在第一凹槽50侧壁形成第一保护层60，对组成第一凹槽50侧壁的各层结构进行保护，防止实施其他制备工艺时损坏侧壁上的各层结构，以减少不同制备工艺之间的干扰。随后形成贯穿第一凹槽50底壁、牺牲层30并延伸至第一半导体材料层20的第二凹槽51，再在第二凹槽51侧壁、第二凹槽51底壁形成第二保护层70，利用第二保护层70对与牺牲层30相邻的第一半导体材料层20等层结构进行保护，特别是防止底部的第一半导体材料层20在牺牲层30去除时被移除，造成损坏，同时第二保护层70还可以通过对底部层结构的保护为顶部层结构提供有效的支撑基础，有利于增加三维存储器1的结构稳定性，从而提高三维存储器1的质量。
85.值得注意的是，值得注意的是，在一实施方式中，s100，s200，s300，s400，s500，s600，s700等步骤并不代表本技术提供的三维存储器1的制备方法的固定顺序，s100，s200，s300，s400，s500，s600，s700等仅为代表该步骤的标号。例如s300可以在s200之后，即第一半导体材料层20上形成牺牲层30后，再在牺牲层30上形成叠层结构40。当然了，s300也可以和s200同时进行，即同时在第一半导体材料层20上形成牺牲层30，在牺牲层30上形成叠层结构40。
86.请一并参阅图9
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图10。图9为本技术另一实施方式中三维存储器的制备方法的工艺流程图。图10为图9中s710对应的结构示意图。在一实施方式中，s700“在所述第二凹槽51侧壁、所述第二凹槽51底壁形成第二保护层70”包括s710。其中s710的介绍如下。
87.s710，在所述第二凹槽51侧壁、所述第二凹槽51底壁、及所述第一保护层60上形成第二保护层70。
88.在相关技术中，第一保护层60可以对组成第一凹槽50侧壁的各层结构，如叠层结构40等结构进行保护。但缺乏对第一保护层60自身的保护，一旦在三维存储器1的制备过程中，有部分工艺能将第一保护层60全部去除，就会导致第一保护层60所覆盖的各层结构，特别是叠层结构40从第一凹槽50侧壁露出，致使叠层结构40中的隔绝层41或替换层42存在被其他化学物质去除或影响的风险，无法保证后续工艺顺利进行。因此，本实施方式通过将第二保护层70同时设于第二凹槽51侧壁、第二凹槽51底壁、及第一保护层60上，对整个被去除底壁的第一凹槽50和第二凹槽51进行多重保护，减少不同制备工艺之间的干扰，有利于提高三维存储器1的质量。
89.可选地，第二保护层70与第一保护层60的材质不相同。例如，第二保护层70包括但不限于氧化物等，而第一保护层60包括但不限于硅、锗、硒等半导体材料。
90.进一步可选地，第一半导体材料层20为多晶硅、第二保护层70为氧化硅。
91.请继续参阅图10。在一实施方式中，第二保护层70在第二凹槽51侧壁的厚度大于第二保护层70在第一保护层60上的厚度。具体的，在去除牺牲层30时，第二保护层70需要对与牺牲层30相邻的第一半导体材料层20等层结构进行保护，特别是防止底部的第一半导体材料层20在牺牲层30去除时被移除，造成损坏，因此需要保证第二保护层70具有足够的厚度。另外，具有足够厚度的第二保护层70也可以稳固底部层结构，为顶部层结构提供支撑，增加三维存储器1的结构稳定性。
92.请一并参阅图11，图11为本技术又一实施方式中三维存储器的制备方法的工艺流程图。在一实施方式中，s710“在所述第二凹槽51侧壁、所述第二凹槽51底壁、及所述第一保护层60上形成第二保护层70”包括s711。其中，s711的介绍如下。
93.s711，对靠近所述第二凹槽51底壁的部分所述第一半导体材料层20、靠近所述第二凹槽51侧壁的部分所述第一半导体材料层20、及所述第一凹槽50侧壁上的部分所述第一保护层60进行氧化，以在所述第二凹槽51侧壁、所述第二凹槽51底壁、及所述第一保护层60上形成第二保护层70。
94.可选地，第二凹槽51侧壁由部分第一半导体材料层20、牺牲层30组成，对其中的部分第一半导体材料层20进行氧化后，使部分第一半导体材料层20的一部分变为第二保护层70。第二凹槽51底壁则由第二半导体材料层21组成，对第二半导体材料层21进行氧化形成另一部分第二保护层70。可以理解的，由于牺牲层30没有被氧化或无法被氧化，此时牺牲层
30在第二凹槽51侧壁露出，有利于后续从第二凹槽51中去除牺牲层30。
95.可选地，在一实施方式中，第一保护层60的材质为半导体材料，对在第一凹槽50侧壁上的部分第一保护层60进行氧化，在第一凹槽50侧壁上还留有部分第一保护层60，因此在第一凹槽50侧壁上的第一保护层60上形成第二保护层70。
96.可选地，第一半导体材料层20、第一保护层60的材质相同，包括但不限于硅、锗、硒等材质。进一步可选地，第一半导体材料层20、第一保护层60均为多晶硅，对其进行氧化后形成材质为氧化硅的第二保护层70。
97.请一并参阅图7、图12
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图13。图12为本技术又一实施方式中三维存储器的制备方法的工艺流程图。图13为图12中s510对应的结构示意图。在一实施方式中，s500“在所述第一凹槽50侧壁上形成第一保护层60”包括s510。s600“形成贯穿所述第一凹槽50底壁、所述牺牲层30并延伸至所述第一半导体材料层20内的第二凹槽51”包括s620。其中，s510、s610的详细介绍如下。
98.s510，在所述第一凹槽50侧壁、所述第一凹槽50底壁形成第一保护层60。
99.s610，蚀刻去除所述第一凹槽50底壁下的所述第一保护层60、所述牺牲层30、部分所述第一半导体材料层20，形成贯穿所述第一凹槽50底壁、所述牺牲层30并延伸至所述第一半导体材料层20内的第二凹槽51。
100.在一实施方式中，需要在第一凹槽50侧壁上形成第一保护层60，但在实际的制备过程中，很难在第一凹槽50侧壁形成厚且均匀的第一保护层60。因此，本技术先同时在第一凹槽50侧壁、第一凹槽50底壁上同时形成第一保护层60，然后利用形成第二凹槽51的步骤，顺带蚀刻去除了第一凹槽50底壁上的部分第一保护层60。本实施方式既保证了第一凹槽50侧壁上第一保护层60的成型效果，也不影响原有的制备工艺步骤，有利于提升第一保护层60的保护效果，进而提升三维存储器1的制备质量。
101.本技术实施方式另提供了一种三维存储器1的制备方法，请一并参阅图14
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图20。图14为本技术又一实施方式中三维存储器的制备方法的工艺流程图。图15
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图20分别为图11中s310，s320，s410，s620，s700对应的结构示意图，其余s100、s200、s500及相关的步骤的说明请参照前文，在此不进行赘述。在一实施方式中，s300“在所述牺牲层30上形成叠层结构40”包括s310、s320。s400“形成贯穿所述叠层结构40的第一凹槽50”包括s410。s600“形成贯穿所述第一凹槽50底壁、所述牺牲层30并延伸至所述第一半导体材料层20内的第二凹槽51”包括s620。其中，s310、s320、s410、s620的具体描述如下。
102.s310，在所述牺牲层30上形成第二半导体材料层21。
103.具体的，本技术在形成牺牲层30后，形成在牺牲层30上形成的第二半导体材料层21，以使所述牺牲层30夹设于第一半导体材料层20和第二半导体材料层21之间。可选地，第二半导体材料层21包括但不限于多晶硅。
104.可选地，最后本技术需要在空隙80内形成第三半导体材料层22，第三半导体靠近衬底10的一侧接触第一半导体材料层20，第三半导体材料层22远离衬底10的一侧则接触第二半导体材料层21。在一定条件下，第三半导体材料层22接触第一半导体材料层20和第二半导体材料层21可以导通第一半导体材料层20和第二半导体材料层21，又或者使得第一半导体材料层20、第二半导体材料层21、及第三半导体材料层22形成一整体半导体层。
105.s320，在所述第二半导体材料层21上形成叠层结构40。
106.本实施方式随后继续在第二半导体材料层21上制备出叠层结构40。可选地，叠层结构40同样也包括一个或多个堆叠对43，其中，每个堆叠对43包括隔绝层41和替换层42，替换层42后续会被金属(例如钨)进行替换从而制备成栅极层，最终使中间态的叠层结构40变成最终态的堆栈结构44。
107.s410，形成贯穿所述叠层结构40并延伸至所述第二半导体材料层21内的第一凹槽50。
108.随后本技术可形成贯穿所述叠层结构40并延伸至所述第二半导体材料层21内的第一凹槽50。可选地，由于叠层结构40和牺牲层30之间还设有第二半导体材料层21，此时第一凹槽50贯穿叠层结构40并延伸至第二半导体材料层21内，第一凹槽50的侧壁由叠层结构40与部分第二半导体材料层21组成，第一凹槽50的底壁由第二半导体材料层21组成。
109.可选地，当叠层结构40和牺牲层30之间还设有第二半导体材料层21时，第一凹槽50贯穿所述叠层结构40并延伸至所述第二半导体材料层21内，因此还在部分的第二半导体材料层21上形成第一保护层60，同理可知，第一保护层60同样能对该部分的第二半导体材料层21进行保护，防止第二半导体材料层21被不慎去除或损坏，从而影响三维存储器1的电性能，有利于提高三维存储器1的结构稳定性。
110.s620，蚀刻去除所述第一凹槽50底壁下的所述第二半导体材料层21、所述牺牲层30、部分所述第一半导体材料层20，形成贯穿所述第一凹槽50底壁、所述牺牲层30并延伸至所述第一半导体材料层20内的第二凹槽51。
111.在一实施方式中，在s510“所述第一凹槽50侧壁、所述第一凹槽50底壁形成第一保护层60”之后，还包括s630，即蚀刻去除第一凹槽50底壁下的第一保护层60、第二半导体材料层21、牺牲层30、部分第一半导体材料层20，形成贯穿第一凹槽50底壁、牺牲层30并延伸至第一半导体材料层20内的第二凹槽51。
112.在一实施方式中，在s620之后还包括s710，即在所述第二凹槽51侧壁、所述第二凹槽51底壁、及所述第一保护层60上形成第二保护层70。相应的，第一保护层60可以对组成第一凹槽50侧壁的各层结构，如叠层结构40、第二半导体材料层21等结构进行保护。此外，第二保护层70同时覆盖第二凹槽51侧壁、第二凹槽51底壁、及第一保护层60，对整个栅缝隙进行多重保护，减少不同制备工艺之间的干扰，有利于提高三维存储器1的质量。
113.在一实施方式中，在s620之后还包括s711，即对靠近第二凹槽51底壁的部分第一半导体材料层20、靠近第二凹槽51侧壁的部分第一半导体材料层20、及第一凹槽50侧壁上的部分第一保护层60进行氧化，以在第二凹槽51侧壁、第二凹槽51底壁、及第一保护层60上形成第二保护层70。此时，被贯穿底壁的第一凹槽的侧壁由叠层结构40和部分第二半导体材料层21组成，其上形成第一保护层60。
114.请一并参阅图21，图21为一实施方式中三维存储器的结构示意图。在一实施方式中，被贯穿底壁的第一凹槽50和第二凹槽51形成栅缝隙52。
115.在一实施方式中，第一保护层60的材质为半导体材料。可选地，第一保护层60的材质包括但不限于硅、锗、硒等半导体材料，对第一保护层60进行氧化后，会使至少部分的第一保护层60变为氧化物。进一步可选地，第一保护层60为多晶硅，当对第一保护层60进行氧化时，会使至少部分的第一保护层60变为氧化硅。
116.值得注意的是，当需要去除第一凹槽50侧壁或第二凹槽51侧壁、底壁中的某层氧
化物时，可能会将至少部分的第一保护层60也一同去除。特别地，将第一保护层60整个去除，露出叠层结构40的隔绝层41和替换层42，从而有利于利用金属钨对替换层42进行替换，以形成堆栈结构44。
117.请一并参阅图22
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图23，图22为本技术又一实施方式中三维存储器的制备方法的工艺流程图。图23为图22中s800对应的结构示意图。在一实施方式中，在s700“在第二凹槽51侧壁、第二凹槽51底壁形成第二保护层70”之后，还包括s800。其中，s800的介绍如下。
118.s800，去除牺牲层30以形成空隙80。
119.在一实施方式中，随后可通过被去除底壁后的第一凹槽50和第二凹槽51所组成的栅缝隙52，来将牺牲层30进行去除。可选地，利用湿法蚀刻来将牺牲层30进行去除。
120.请一并参阅图24
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图27，图24为本技术又一实施方式中三维存储器的制备方法的工艺流程图。图25为一实施方式中三维存储器的结构示意图。图26为图24中s810对应的结构示意图。图27为图24中s820对应的结构示意图。在一实施方式中，牺牲层30包括沿远离衬底10方向且层叠设置的第一子牺牲层31、第二子牺牲层32、第三子牺牲层33。s800“去除牺牲层30以形成空隙80”包括s810、s820。其中s810、s820的描述如下。
121.s810，去除所述第二子牺牲层32；
122.s820，去除所述第一子牺牲层31、所述第三子牺牲层33、所述第二凹槽51侧壁和所述第二凹槽51底壁的部分所述第二保护层70、及在所述第一保护层60上的全部所述第二保护层70，以形成空隙80。
123.具体的，去除第二子牺牲层32时，由于第二子牺牲层32夹设于第一子牺牲层31与第三子牺牲层33之间，不会去除第一子牺牲层31下的第一半导体材料层20与第二牺牲层30上的其他结构，如叠层结构40。
124.进一步地，利用第二凹槽51去除第二子牺牲层32的过程中，由于在第一凹槽50侧壁上的第一保护层60、第二凹槽51侧壁、及第二凹槽51底壁上形成第二保护层70，第二凹槽51侧壁第一半导体材料层20、及第二凹槽51底壁上的第一半导体材料层20不会被去除，第一凹槽50侧壁上的第一保护层60都不会被去除，有效保护了由第一凹槽50和第二凹槽51所组成的栅缝隙52的整体稳定性。
125.可以理解的，当第一保护层60上全部的第二保护层70被去除时，第一保护层60在第一凹槽50的侧壁上露出，而由于仅去除了在第二凹槽51侧壁、第二凹槽51底壁上的部分第二保护层70，因此在第二凹槽51侧壁和底壁上仍留有部分第二保护层70。
126.需要说明的是，由于去除牺牲层30形成空隙80后，加之第一凹槽50和第二凹槽51组成了整体的栅缝隙52，因此可能会导致三维存储器1内存在多个空隙80，导致整体结构的不稳定。因此在第二凹槽51侧壁和底壁上留有部分第二保护层70，可以对第二凹槽51与空隙80进行支撑，保持整体结构的稳定性，便于后续制备工艺的进行。
127.在一实施方式中，第一子牺牲层31、第三子牺牲层33的材质与第二保护层70相同。可选地，由于第一子牺牲层31、第三子牺牲层33、第二保护层70的材料相同，在去除第一子牺牲层31、第三子牺牲层33时会把部分第二保护层70一同去除，可以省略单独去第一保护层60上第二保护层70的步骤，进而有利于减少制备步骤，节约制备时间，提升制备效率。
128.可选地，第二保护层70的材质为氧化物，第一子牺牲层31、第三子牺牲层33也为氧化物。进一步可选地，第二保护层70的材质为氧化硅，第一子牺牲层31、第三子牺牲层33也
为氧化硅。
129.可选地，第二子牺牲层32的材质包括但不限于氮化硅等材料。
130.请一并参阅图28
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图29，图28为本技术又一实施方式中三维存储器的制备方法的工艺流程图。图29为图28中s900对应的结构示意图。在一实施方式中，在所述s800“去除所述牺牲层30以形成空隙80”之后，还包括s900。其中，s900的介绍如下。
131.s900，在所述空隙80内形成第三半导体材料层22。
132.最后本技术只需要在空隙80内形成第三半导体材料层22，第三半导体靠近所述衬底10的一侧接触第一半导体材料层20，第三半导体材料层22远离所述衬底10的一侧接触其他层。在一定条件下，第三半导体材料层22接触第一半导体材料层20可以使两者导通，又或者使得第一半导体材料层20及第三半导体材料层22形成一整体半导体层。可选地，本实施方式可采用化学气相沉积法在空隙80内、第一凹槽50的侧壁上、第二凹槽51的侧壁和底壁上，以及叠层结构40的表面形成第三半导体材料层22。之后便可在被去除底壁后的第一凹槽50和第二凹槽51形成的栅缝隙52内形成阵列公共源极53。
133.可选地，在一实施方式中，在空隙80内形成第三半导体材料层22，以接触第一半导体材料层20和第二半导体材料层21。
134.请一并参阅图30
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图32，图30为本技术又一实施方式中三维存储器的制备方法的工艺流程图。图31为图30中s910对应的结构示意图。图32为图30中s920对应的结构示意图。在一实施方式中，s900“在所述空隙80内形成第三半导体材料层22”包括s910、s920。其中s910、s920的介绍如下。
135.s910，在所述第一保护层60上和所述第二保护层70上、及所述空隙80内形成第三半导体材料层22。
136.s920，去除在所述第一保护层60上和所述第二保护层70上的所述第三半导体材料层22、及第一保护层60，保留所述空隙80内的所述第三半导体材料层22。
137.具体的，由于第三半导体材料层22需要通过第一凹槽50、第二凹槽51在空隙80内形成，因此，可以直接在第一保护层60和第二保护层70上、及空隙80内形成第三半导体材料层22，然后再去除多余的第三半导体材料层22。
138.可选地，在去除第一凹槽50侧壁上的第一保护层60后，可使第一凹槽50侧壁上的叠层结构40露出，即使隔绝层41与替换层42露出，便于后续步骤中对替换层42进行替换。同时，保留空隙80内的第三半导体材料层22，以便于第三半导体材料层22导通第一半导体材料层20。
139.在一实施方式中，第一保护层60的材质与第三半导体材料层22相同。第一保护层60与第三半导体材料层22同为半导体材料，材质相同，在去除第三半导体材料层22时，可以同时去除第一凹槽50侧壁上的第一保护层60，使第一凹槽50侧壁上的叠层结构40露出，减少制备步骤，进而提升三维存储器1的制备效率。
140.请一并参阅图33
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图35，图33为本技术又一实施方式中三维存储器的制备方法的工艺流程图。图34为图33中s110对应的结构示意图。图35为图33中s120对应的结构示意图。在一实施方式中，s100“提供衬底10，在所述衬底10上形成第一半导体材料层20”包括s110、s120。其中，s110、s120的介绍如下。
141.s110，提供衬底10，在所述衬底10上形成堆叠结构90，所述堆叠结构90包括依次沿
远离所述衬底10方向且层叠设置的第一绝缘层91、背部介质层92、及第二绝缘层93。
142.s120，在所述堆叠结构90上形成第一半导体材料层20。
143.本实施方式形成在衬底10上形成堆叠结构90，在后续的工艺步骤中，可以作为背部引出技术的基础，背部引出技术会去除衬底10及堆叠结构90的部分结构，在减少三维存储器1层数的同时，避免在栅缝隙52中填充导电材料出现字线(word line,wl)和阵列公共源极53(array common source,acs)短接漏电(short leakage)，同时还可以去除三维存储器1正面的阵列公共源线的引出区域，增加存储区的密度，降低成本。
144.请一并参阅图36
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图39，图36为本技术又一实施方式中三维存储器的制备方法的工艺流程图。图37为图36中s1000对应的结构示意图。图38为图36中s1100对应的结构示意图。图39为图36中s1200对应的结构示意图。在一实施方式中，在s700“在所述第二凹槽51侧壁、所述第二凹槽51底壁形成第二保护层70”之后，还包括s1000、s1100、s1200，可选地s1000、s1100、s1200也可以在步骤s900之后。其中，s1000、s1100、s1200的介绍如下。
145.s1000，去除所述衬底10、所述第一绝缘层91；
146.s1100，形成贯穿所述第二绝缘层93、所述背部介质层92并延伸至所述第一半导体材料层20内的第三凹槽94，以使所述第一半导体材料层20从所述第三凹槽94底壁露出；
147.s1200，去除所述背部介质层92，在所述第二绝缘层93、所述第三凹槽94侧壁、及从所述第三凹槽94底壁露出的所述第一半导体材料层20上形成背部导电层95。
148.在一实施方式中，去除背部的衬底10和第一绝缘层91、以显露出背部介质层92表面，形成贯穿第二绝缘层93、背部介质层92并延伸至第一半导体材料层20内的第三凹槽94，以使第一半导体材料层20从第三凹槽94底壁露出；接着，去除所述背部介质层92，在第二绝缘层93、所述第三凹槽94侧壁、及从第三凹槽94底壁露出的第一半导体材料层20上形成的背部导电层95，背部导电层95与第一半导体材料层20电连接，以实现背部引出构架。
149.具体的，本技术采用sono less结合背部引出架构，极大的降低高层数3dnand产品的工艺挑战，便于三维存储器1的制备，操作难度较低。
150.可选地，在第三凹槽94内的背部导电层95与从第三凹槽94底壁露出的第一半导体材料层20之间还夹设有导电接触层96。
151.在一实施方式中，导电接触层的形成步骤为在第三凹槽94底壁露出的第一半导体材料层20上形成导电接触层96。之后去除背部介质层92，在第二绝缘层93、第三凹槽94侧壁、及从第三凹槽94底壁露出的导电接触层96上形成背部导电层95。
152.可选地，利用机械化学研磨工艺去除背部的衬底10。
153.除了上述三维存储器1的制备方法，本技术实施方式还提供了一种三维存储器1。本技术的三维存储器1及三维存储器1的制备方法都可以实现本技术的优点，二者可以一起使用，当然也可以单独使用，本技术对此没有特别限制。例如，作为一种选择，可以使用上文提供的三维存储器1的制备方法来制备下文的三维存储器1。请一并参阅图40，图40为又一实施方式中三维存储器的结构示意图。所述三维存储器1包括：
154.基体11；
155.设于所述基体11上的第一半导体材料层20；
156.设于所述第一半导体材料层20上的第三半导体材料层22；
157.设于所述第三半导体材料层22上的堆栈结构44；
158.贯穿所述堆栈结构44、所述第三半导体材料层22并延伸至所述第一半导体材料层20内的栅缝隙52；
159.设于所述栅缝隙52对应所述第一半导体材料层20所在侧壁上、及所述栅缝隙52底壁上的第二保护层70。
160.本实施方式提供的三维存储器1，通过在栅缝隙52对应第一半导体材料层20所在侧壁上、及栅缝隙52底壁上设置第二保护层70，提供第一半导体材料层20与栅缝隙52之间的结构支撑。另外，由于第三半导体材料层22与第一半导体材料层20相邻，第二保护层70还可以用于维持第三半导体材料层22与第一半导体材料层20之间的结构稳定性。同时，利用第二保护层70对底部层结构的保护可以为如堆栈结构44等顶部层结构提供有效的支撑基础，有利于增加三维存储器1的结构稳定性，从而提高三维存储器1的质量。
161.可选地，基体11可以为单层结构，也可以是由多层结构叠加或连接形成的层结构，在此并不对此进行严格限制。
162.请一并参阅图41，图41为又一实施方式中三维存储器的结构示意图。在一实施方式中，三维存储器1还包括夹设于堆栈结构44与第三半导体材料层22之间的第二半导体材料层21，第二保护层70还设于栅缝隙52对应第二半导体材料层21靠近第三半导体材料层22所在的部分侧壁上。
163.具体的，由于第二保护层70还设于栅缝隙52对应第二半导体材料层21靠近第三半导体材料层22所在的部分侧壁上，该部分的第二保护层70可以用于提供第二半导体材料层21与栅缝隙52之间的结构支撑，还可以用于维持第二半导体材料层21与第三半导体材料层22之间的结构稳定性，从而达到多个半导体材料层整体结构稳定的目的。
164.请继续参阅图41。在一实施方式中，三维存储器1还包括贯穿堆栈结构44并延伸至第一半导体材料层20内的nand串97，nand串97包括沟道层98、以及设于沟道层98外侧的存储器层99，第三半导体材料层22贯穿存储器层99且接触沟道层98。可以理解的，第三半导体材料层22贯穿存储器层99且接触沟道层98可以实现第三半导体材料层22与nand串97之间的电连接，由于第一半导体材料层20与第三半导体材料层22连接，进而实现背部引出技术。
165.可选地，叠层结构40包括一个或多个堆叠对43，其中，每个堆叠对43包括隔绝层41和替换层42，所述隔绝层41的材质可为氧化物，例如氧化硅。替换层42的材质可为氮化物，例如氮化硅。并且所述替换层42后续会被金属(例如钨)进行替换从而制备成栅极层，最终使中间态的叠层结构40变成最终态的堆栈结构44。并且最靠近衬底10的栅极层可以作为底部选择栅极从而对三维存储器1进行控制。
166.请继续参阅图41。在一实施方式中，三维存储器1还包括第三凹槽94，基体11包括相连接的第二绝缘层93和背部导电层95，第二绝缘层93连接第一半导体材料层20，第三凹槽94贯穿第二绝缘层93并延伸至第一半导体材料层20内，背部导电层95设于第二绝缘层93、第三凹槽94侧壁、及从第三凹槽94底壁露出的第一半导体材料层20上。
167.需要说明的是，在前述三维存储器1的制备方法中，第三凹槽94为贯穿背部介质层92、第二绝缘层93并延伸至第一半导体材料层20内而形成，而本实施方式的第三凹槽94仅贯穿第二绝缘层93并延伸至第一半导体材料层20内，这是因为在具体的三维存储器1的制备方法中，组成原第三凹槽94侧壁的背部介质层92被去除了，保留下不含背部介质层92的第三凹槽94即为本实施方式的第三凹槽94。
168.具体的，本技术采用sono less的前提下，第三凹槽94贯穿第二绝缘层93并延伸至第一半导体材料层20内，背部导电层95设于第二绝缘层93、第三凹槽94侧壁、及从第三凹槽94底壁露出的第一半导体材料层20上，可以实现sono less与背部引出技术的结合，极大的降低高层数3d nand产品的工艺挑战，便于三维存储器1的制备，操作难度较低。
169.请继续参阅图41。在一实施方式中，所述三维存储器1还包括导电接触层96，所述导电接触层96设于所述第三凹槽94内并夹设于所述第一半导体材料层20与所述背部导电层95之间。可以理解的，背部导电层95和第一半导体材料层20通过导电接触层96进行接触，可以提升背部导电层95和第一半导体材料层20之间的导电性能，从而达到提升三维存储器1整体电性能的效果。
170.本技术还提供了一种电子设备，所述电子设备包括处理器和如本技术上述实施方式提供的三维存储器1，所述处理器用于向所述三维存储器1中写入数据和读取数据。
171.本技术还提供了一种电子设备，包括本技术提供的三维存储器1。具体而言，电子设备可以为电子计算机、智能手机、智能电视、智能机顶盒、智能路由器、电子数码相机等具有存储装置的设备。本技术的电子设备通常还包括处理器、输入输出装置、显示装置等。本技术提供的三维存储器1通过封装等工艺制作形成闪存等存储装置，存储装置用于存储文件或数据，并供处理器调用。具体而言，处理器可以向存储装置，即本技术提供的三维存储器1中写入数据，也可以从存储装置，即本技术提供的三维存储器1中读取数据。输入输出装置用于输入指令或输出信号，显示装置将信号可视化，实现电子设备的各种功能。本技术提供的电子设备，通过采用本技术上述实施方式提供的三维存储器1，可提高三维存储器1与电子设备电学性能的稳定性，提高电子设备的质量。
172.以上对本技术实施方式所提供的内容进行了详细介绍，本文对本技术的原理及实施方式进行了阐述与说明，以上说明只是用于帮助理解本技术的方法及其核心思想；同时，对于本领域的一般技术人员，依据本技术的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本技术的限制。