半导体封装器件及其制备方法与流程

1.本技术涉及半导体封装技术领域，特别是涉及一种半导体封装器件及其制备方法。


背景技术：

2.在对半导体芯片进行封装时，通常使用塑封工艺，即将芯片嵌入到环氧模塑料(emc)中。但是环氧模塑料形成的塑封层材质较为粗糙，表面平整度较低，后续对塑封体进一步加工时，其他功能层与塑封层结合的界面稳定性不够，使得其他功能层与塑封层容易分层，影响芯片与其他功能层之间的电连接，从而降低半导体封装器件的可靠性。


技术实现要素：

3.本技术主要解决的技术问题是提供一种半导体封装器件及其制备方法，能够提高半导体封装器件的可靠性。
4.为解决上述技术问题，本技术采用的一个技术方案是：提供一种半导体封装器件的制备方法，包括：
5.提供第一封装体，所述第一封装体包括芯片、第一导电柱和保护层，所述芯片具有相对设置的第一主表面和第二主表面，所述第一主表面具有多个芯片电极，所述第一导电柱位于所述芯片电极位置处，且与对应的所述芯片电极电连接，所述保护层覆盖所述第一导电柱；
6.形成第一塑封层，所述第一塑封层从所述第一主表面一侧覆盖所述第一封装体，所述第二主表面从所述第一塑封层中露出；
7.从所述第一主表面一侧移除部分所述第一塑封层和部分所述保护层，以使得所述第一导电柱远离所述芯片的一端从所述保护层和所述第一塑封层中露出；其中，所述保护层背离所述芯片一侧表面的平整度大于所述第一塑封层背离所述芯片一侧表面的平整度。
8.可选地，所述提供第一封装体的步骤，包括：
9.提供晶圆，所述晶圆包括多个阵列排布的所述芯片，相邻所述芯片之间具有切割道，所述切割道内覆盖有牺牲层；
10.在所述晶圆具有所述芯片电极的一侧形成多个第一导电柱；
11.在所述晶圆具有所述芯片电极的一侧形成所述保护层，所述保护层连续覆盖所有所述第一导电柱；
12.移除对应所述切割道位置处的所述保护层和所述牺牲层，以暴露出所述切割道；
13.沿所述切割道切割所述晶圆，以获得多个所述第一封装体。
14.可选地，所述移除对应所述切割道位置处的所述保护层和所述牺牲层的步骤，包括：
15.利用激光开槽工艺移除对应所述切割道位置处的所述保护层，以形成暴露出所述牺牲层的第一通槽；
16.利用激光开槽工艺移除所述第一通槽暴露出的所述牺牲层，以暴露出所述切割道；其中，所述第一通槽靠近所述切割道一端的尺寸大于或等于所述切割道的尺寸。
17.可选地，所述形成第一塑封层的步骤，包括：
18.将所述第一封装体贴附于载板上，所述第二主表面朝向所述载板；
19.在所述载板贴附有所述第一封装体的一侧表面形成所述第一塑封层，第一塑封层覆盖所述第一封装体；
20.移除所述载板。
21.可选地，所述第一封装体的数量为多个，所述第一塑封层连续覆盖所有所述第一封装体，且多个所述第一封装体包括的多个所述芯片具有至少两种不同功能。
22.可选地，所述从所述第一主表面一侧移除部分所述第一塑封层和部分所述保护层的步骤之后，还包括：
23.在所述第一塑封层靠近所述第一导电柱的一侧形成第一绝缘层并进行图案化，以形成外露所述第一导电柱的多个第一连通孔；
24.在所述第一绝缘层背离所述第一塑封层一侧形成第一金属层并进行图案化，以形成第一再布线层；其中，响应于所述第一封装体的数量为一个，所述第一再布线层包括多个第一再布线电极，一个所述第一再布线电极通过一个所述第一连通孔与一个所述第一导电柱电连接；响应于所述第一封装体的数量为多个，所述第一再布线层还包括至少一个串联电极，所述串联电极将相邻两个所述芯片串联连接。
25.可选地，所述第一绝缘层和所述保护层的材质相同。
26.为解决上述技术问题，本技术采用的另一个技术方案是：提供一种半导体封装器件，所述半导体封装器件由上述技术方案所述的半导体封装器件的制备方法制备得到，所述半导体封装器件包括：
27.芯片，具有相对设置的第一主表面和第二主表面，所述第一主表面具有多个芯片电极；
28.第一导电柱，位于所述芯片电极位置处，且与对应的所述芯片电极电连接；
29.保护层，位于所述第一主表面，仅覆盖所述第一导电柱的侧面；
30.第一塑封层，仅覆盖所述芯片的侧面和所述保护层的侧面；其中，所述保护层背离所述芯片一侧表面的平整度大于所述第一塑封层背离所述芯片一侧表面的平整度。
31.可选地，所述半导体封装器件还包括：
32.第一绝缘层，位于所述第一塑封层靠近所述第一导电柱的一侧，所述第一绝缘层上形成有外露所述第一导电柱的多个第一连通孔；
33.第一再布线层，位于所述第一绝缘层背离所述第一塑封层一侧；响应于所述芯片的数量为一个，所述第一再布线层包括多个第一再布线电极，一个所述第一再布线电极通过一个所述第一连通孔与一个所述第一导电柱电连接；响应于所述芯片的数量为多个，所述第一再布线层还包括至少一个串联电极，所述串联电极将相邻两个所述芯片串联连接。
34.可选地，所述第一绝缘层和所述保护层的材质相同。
35.本技术的有益效果是：本技术提供的半导体封装器件的制备方法首先提供第一封装体，第一封装体包括芯片、第一导电柱和保护层，芯片具有相对设置的第一主表面和第二主表面，第一主表面具有多个芯片电极，第一导电柱位于芯片电极位置处，且与对应的芯片
电极电连接，保护层覆盖第一导电柱；然后形成第一塑封层，第一塑封层从第一主表面一侧覆盖第一封装体，第二主表面从第一塑封层中露出；然后从第一主表面一侧移除部分第一塑封层和部分保护层，以使得第一导电柱远离芯片的一端从保护层和第一塑封层中露出；其中，保护层背离芯片一侧表面的平整度大于第一塑封层背离芯片一侧表面的平整度。可见，器件的一侧表面由保护层的表面和第一塑封层的表面形成，且保护层的表面更加平整，则后续形成其他功能层时，其他功能层同时与保护层和第一塑封层结合，能够提高其他功能层与器件表面之间的结合力，降低其他功能层与器件表面分层的概率，使得芯片与其他功能层之间的电连接更加稳固，从而提高半导体封装器件的可靠性。
附图说明
36.为了更清楚地说明本技术实施方式中的技术方案，下面将对实施方式描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本技术的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。其中：
37.图1为本技术半导体封装器件的制备方法一实施方式的流程示意图；
38.图2a为图1中步骤s11一实施方式对应的结构示意图；
39.图2b为图1中步骤s12一实施方式对应的结构示意图；
40.图2c为图1中步骤s12另一实施方式对应的结构示意图；
41.图2d为图1中步骤s13一实施方式对应的结构示意图；
42.图2e为图1中步骤s13另一实施方式对应的结构示意图；
43.图3为图1中步骤s11一实施方式的流程示意图；
44.图4a为图3中步骤s22一实施方式对应的结构示意图；
45.图4b为图3中步骤s23一实施方式对应的结构示意图；
46.图4c为图3中步骤s24一实施方式对应的结构示意图；
47.图5为图1中步骤s12一实施方式的流程示意图；
48.图6为图5中步骤s32一实施方式对应的结构示意图；
49.图7为本技术半导体封装器件的制备方法另一实施方式的流程示意图；
50.图8为图7中步骤s41一实施方式对应的结构示意图；
51.图9为本技术半导体封装器件一实施方式的结构示意图；
52.图10为本技术半导体封装器件另一实施方式的结构示意图。
具体实施方式
53.下面将结合本技术实施方式中的附图，对本技术实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本技术一部分实施方式，而不是全部实施方式。基于本技术中的实施方式，本领域普通技术人员在没有做出创造性的劳动前提下所获得的所有其他实施方式，都属于本技术保护的范围。
54.请参阅图1，图1为本技术半导体封装器件的制备方法一实施方式的流程示意图，该制备方法包括如下步骤。
55.步骤s11，提供第一封装体，第一封装体包括芯片、第一导电柱和保护层，芯片具有
相对设置的第一主表面和第二主表面，第一主表面具有多个芯片电极，第一导电柱位于芯片电极位置处，且与对应的芯片电极电连接，保护层覆盖第一导电柱。
56.请参阅图2a，图2a为图1中步骤s11一实施方式对应的结构示意图，本实施方式首先提供第一封装体111，第一封装体111包括芯片11、第一导电柱12和保护层13，芯片11具有相对设置的第一主表面和第二主表面，第一主表面具有多个芯片电极110，第一导电柱12位于芯片电极110位置处，且与对应的芯片电极110电连接，保护层13覆盖第一导电柱12。具体的提供第一封装体111的过程将在下面描述。
57.步骤s12，形成第一塑封层，第一塑封层从第一主表面一侧覆盖第一封装体，第二主表面从第一塑封层中露出。
58.请结合图2a参阅图2b，图2b为图1中步骤s12一实施方式对应的结构示意图，提供第一封装体111之后，在第一封装体111上形成第一塑封层112，其中，第一塑封层112从芯片11的第一主表面一侧覆盖第一封装体111，芯片11的第二主表面从第一塑封层112中露出。具体的形成第一塑封层112的过程将在下面描述。
59.随着终端产品的功能与需求的提高，在大量的应用场景中，需要将多个不同功能的芯片11封装起来以形成半导体封装器件，请参阅图2c，图2c为图1中步骤s12另一实施方式对应的结构示意图，其中示意性画出两个第一封装体111，其中包括的两个芯片11具有不同的功能，形成的第一塑封层112连续覆盖所有第一封装体111。在其他实施方式中，也可以有更多数量的第一封装体111，可以理解的是，其中包括的多个芯片11具有至少两种不同功能。
60.步骤s13，从第一主表面一侧移除部分第一塑封层和部分保护层，以使得第一导电柱远离芯片的一端从保护层和第一塑封层中露出；其中，保护层背离芯片一侧表面的平整度大于第一塑封层背离芯片一侧表面的平整度。
61.请结合图2b参阅图2d，结合图2c参阅图2e，图2d为图1中步骤s13一实施方式对应的结构示意图，图2e为图1中步骤s13另一实施方式对应的结构示意图，形成第一塑封层112之后，从芯片11的第一主表面一侧移除部分第一塑封层112和部分保护层13，以使得第一导电柱12远离芯片11的一端从保护层13和第一塑封层112中露出。其中，保护层13背离芯片11一侧表面的平整度大于第一塑封层112背离芯片11一侧表面的平整度。具体可利用研磨或者刻蚀的工艺使第一导电柱12露出，便于进一步对芯片11进行扇出型封装。
62.本实施方式制备的半导体封装器件的一侧表面由保护层13的表面和第一塑封层112的表面形成，且保护层13的表面更加平整，则后续形成其他功能层时，其他功能层同时与保护层13和第一塑封层112结合，能够提高其他功能层与器件表面之间的结合力，降低其他功能层与器件表面分层的概率，使得芯片11与其他功能层之间的电连接更加稳固，从而提高半导体封装器件的可靠性。
63.在一个实施方式中，请参阅图3，图3为图1中步骤s11一实施方式的流程示意图，可通过如下步骤提供第一封装体。
64.步骤s21，提供晶圆，晶圆包括多个阵列排布的芯片，相邻芯片之间具有切割道，切割道内覆盖有牺牲层。
65.请参阅图4a，图4a为图3中步骤s22一实施方式对应的结构示意图，首先提供晶圆100，晶圆100为已完成芯片制程的晶圆，包括多个阵列排布的芯片11，图中示意性画出两个
芯片11，芯片11的第一主表面形成有多个芯片电极110，相邻芯片11之间具有切割道s，切割道s内覆盖有牺牲层(未标示)，其中，切割道s和牺牲层都是在芯片制程中同步形成的。
66.步骤s22，在晶圆具有芯片电极的一侧形成多个第一导电柱。
67.进一步在晶圆100具有芯片电极110的一侧形成多个第一导电柱12，第一导电柱12与芯片电极110一一对应。第一导电柱12例如为采用电镀工艺生长形成的铜柱。
68.步骤s23，在晶圆具有芯片电极的一侧形成保护层，保护层连续覆盖所有第一导电柱。
69.请结合图4a参阅图4b，图4b为图3中步骤s23一实施方式对应的结构示意图，形成第一导电柱12之后，进一步在晶圆100具有芯片电极110的一侧形成保护层13，保护层13连续覆盖所有第一导电柱12。保护层13为绝缘材质，例如聚酰亚胺、光刻胶等。
70.步骤s24，移除对应切割道位置处的保护层和牺牲层，以暴露出切割道。
71.请结合图4b参阅图4c，图4c为图3中步骤s24一实施方式对应的结构示意图，形成保护层13之后，进一步移除对应切割道s位置处的保护层13和切割道s内的牺牲层，以暴露出切割道s。
72.具体地，可先利用激光开槽工艺移除对应切割道s位置处的保护层13，以形成暴露出牺牲层的第一通槽；然后再利用激光开槽工艺移除第一通槽暴露出的牺牲层，以暴露出切割道s。其中，第一通槽的纵切面呈倒梯形，且第一通槽靠近切割道s一端的尺寸大于或等于切割道s的尺寸。
73.步骤s25，沿切割道切割晶圆，以获得多个第一封装体。
74.请结合图4c继续参阅图2a，暴露出切割道s之后，可使用物理切割的划片刀(blade saw)方式，沿切割道s切割晶圆100，以获得多个图2a所示的第一封装体111。
75.本实施方式能够充分暴露出切割道s，提高切割工艺的良率，提高第一封装体111的可靠性。
76.在一个实施方式中，请参阅图5，图5为图1中步骤s12一实施方式的流程示意图，可通过如下步骤形成第一塑封层，本实施方式以图2c所示结构为例进行说明。
77.步骤s31，将第一封装体贴附于载板上，第二主表面朝向载板。
78.请参阅图6，图6为图5中步骤s32一实施方式对应的结构示意图，获得第一封装体111之后，将第一封装体111贴附于载板200上，其中芯片11的第二主表面朝向载板200。具体可利用双面胶等可移除胶将第一封装体111贴附于载板200上。当第一封装体111的数量为多个时，将这多个第一封装体111间隔排布于载板200上，图6示意性画出两个第一封装体111。
79.步骤s32，在载板贴附有第一封装体的一侧表面形成第一塑封层，第一塑封层覆盖第一封装体。
80.进一步在载板200贴附有第一封装体111的一侧表面形成第一塑封层112，第一塑封层112覆盖第一封装体111。当第一封装体111的数量为多个时，第一塑封层112连续覆盖所有第一封装体111，如图6所示。形成第一塑封层112的具体工艺为现有技术中常见的塑封工艺，使用环氧模塑料(emc)进行塑封。
81.步骤s33，移除载板。
82.请结合图6继续参阅图2c，形成第一塑封层112之后，移除载板200，即得到图2c所
示的结构，其中，芯片11的第二主表面从第一塑封层112中露出。
83.本实施方式将包括保护层13的第一封装体111进行塑封，使得器件的表面由保护层13和第一塑封层112的表面形成，能够提高其他功能层与器件表面之间的结合力，降低其他功能层与器件表面分层的概率，使得芯片11与其他功能层之间的电连接更加稳固，从而提高半导体封装器件的可靠性。
84.在一个实施方式中，请参阅图7，图7为本技术半导体封装器件的制备方法另一实施方式的流程示意图，该制备方法包括上述实施方式中的步骤s11-s13，且在步骤s13之后，还包括如下步骤。
85.步骤s41，在第一塑封层靠近第一导电柱的一侧形成第一绝缘层并进行图案化，以形成外露第一导电柱的多个第一连通孔。
86.请结合图2e参阅图8，图8为图7中步骤s41一实施方式对应的结构示意图，使第一导电柱12远离芯片11的一端从保护层13和第一塑封层112中露出之后，以图2e所示结构为例进行说明，在图2e所示结构的基础上，进一步在第一塑封层112靠近第一导电柱12的一侧形成第一绝缘层113并进行图案化，以形成外露第一导电柱12的多个第一连通孔(未标示)。具体可采用先整面沉积再选择性刻蚀的方式形成具有多个第一连通孔的第一绝缘层113。
87.其中，第一绝缘层113的材质可以为无机绝缘材质，例如氧化硅、氮化硅等，也可以为有机绝缘材质，例如聚胺亚胺、光刻胶等。优选地，第一绝缘层113和保护层13的材质相同，例如均为聚胺亚胺，使得第一绝缘层113与图2e所示器件的结合界面大部分是相同材质的第一绝缘层113和保护层13之间的结合界面，仅有少部分是不同材质的第一绝缘层113和第一塑封层112之间的结合界面，相比于现有技术中全部是第一绝缘层113和第一塑封层112的情况，界面结合力更强。
88.步骤s42，在第一绝缘层背离第一塑封层一侧形成第一金属层并进行图案化，以形成第一再布线层。
89.请结合图8参阅图9，图9为本技术半导体封装器件一实施方式的结构示意图，图案化第一绝缘层113之后，进一步在第一绝缘层113背离第一塑封层112一侧形成第一金属层并进行图案化，以形成第一再布线层114。具体可采用整面沉积的方式形成第一金属层，再利用选择性刻蚀的方式形成的第一再布线层114。
90.图9所示器件中第一封装体111的数量为多个，第一再布线层114包括多个第一再布线电极1141和至少一个串联电极1142。其中，一个第一再布线电极1141通过一个第一连通孔与一个第一导电柱12电连接，串联电极1142将相邻两个芯片11串联连接，即串联电极1142同时与分属于相邻两个芯片11的第一导电柱12电连接。
91.可以理解的是，第一封装体111的数量为一个时，第一再布线层114仅包括多个第一再布线电极1141。
92.第一再布线电极1141与通过第一导电柱12与芯片11的芯片电极110导通，实现芯片11的扇出型封装。
93.本实施方式制备的半导体封装器件中，第一绝缘层113主要与表面更加平整的保护层13结合，能够提高两者之间的结合力，降低两者分层的概率，使得芯片11与第一再布线层114之间的电连接更加稳固，从而提高半导体封装器件的可靠性。
94.基于同样的发明构思，本技术还提供一种半导体封装器件，请继续参阅图9，该半
导体封装器件包括芯片11、第一导电柱12和保护层13和第一塑封层112。其中，芯片11具有相对设置的第一主表面和第二主表面，第一主表面具有多个芯片电极110，第一导电柱12位于芯片电极110位置处，且与对应的芯片电极110电连接，保护层13位于第一主表面，且保护层13仅覆盖第一导电柱12的侧面。第一塑封层112仅覆盖芯片11的侧面和保护层13的侧面，保护层13背离芯片11一侧表面的平整度大于第一塑封层112背离芯片11一侧表面的平整度。
95.进一步地，请继续参阅图9，半导体封装器件还包括第一绝缘层113和第一再布线层114。其中，第一绝缘层113位于第一塑封层112靠近第一导电柱12的一侧，第一绝缘层113上形成有外露第一导电柱12的多个第一连通孔。第一再布线层114位于第一绝缘层113背离第一塑封层112一侧。响应于芯片11的数量为一个，第一再布线层114包括多个第一再布线电极1141，一个第一再布线电极1141通过一个第一连通孔与一个第一导电柱12电连接；响应于芯片11的数量为多个，第一再布线层114还包括至少一个串联电极1142，串联电极1142将相邻两个芯片11串联连接。
96.优选地，第一绝缘层113和保护层13的材质相同，使得第一绝缘层113与图2e所示器件的结合界面大部分是相同材质的第一绝缘层113和保护层13之间的结合界面，仅有少部分是不同材质的第一绝缘层113和第一塑封层112之间的结合界面，界面结合力更强。
97.本实施方式能够提高半导体封装器件的可靠性。
98.在一些实施方式中，还可以在图9所示器件的基础上进一步重复上述步骤s41-s42，如图10所示，图10为本技术半导体封装器件另一实施方式的结构示意图，即形成多个绝缘层和再布线层的组合，且可根据需要设置第一再布线电极1141的位置。然后在最表面形成第二导电柱115和焊球116，用于与其他器件电连接。
99.以上所述仅为本技术的实施方式，并非因此限制本技术的专利范围，凡是利用本技术说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本技术的专利保护范围内。