专利名称：数据存储和处理装置及其制造方法
技术领域：
本发明涉及根据权利要求1或9所述的数据存储和处理装置，及根据权利要求25所述的制造所述数据存储和处理装置的方法。
本发明特别涉及一种数据存储和处理装置，例如3D可缩放(scalable)单层和多层存储器和数据处理模块及装置，更具体说，它们以在无源矩阵设计中被寻址的ROM和/或WORM和/或REWRITABLR块为基础。
本申请要求题为“Scalable integrated data-processing device(可缩放的集成数据处理器件)”的挪威专利申请NO982518的优先权，该申请已转让给本发明的申请人，这里附带引入作参考。这种可缩放的集成数据处理器件特别是微型计算机包括带有一个以上处理器的处理单元和带有一个以上存储器的存储单元。数据处理器件设置在载体衬底上，包括相互邻近、彼此基本平行叠置的层。处理单元和存储单元每个都按一层以上的这样层和/或根据所选组合中处理器和存储器的选择数形成的各层提供。每层中都提供有构成该层的内部电连接的横向导电结构，除此之外，每层还包括提供与其它层及数据处理器件的外部间的电连接的导电结构。一层中这些另外的电结构设置在至少该层的作为电边缘连接和/或较好是作为构成该层的交叉方向的电连接并与其平面垂直以便与其它层的导电结构接触的纵导电结构的一个侧缘上。各层特别是可由多个子层构成，各子层由有机薄膜材料构成。所有层或子层中的一些层也可以用有机或无机薄膜材料构成。
图1示出了根据优先权申请的数据处理器件的优选实施例。有利的是这里的处理器和存储器，后者例如属于处理器的RAMs设置在同一层内。带有I/O接口8的处理器接口3设置在衬底S上，在处理器接触口3上是一个带有一个以上处理器的处理层P1。处理器接口3和处理层P1可用作数据处理器件的最下层，与衬底相邻，可按例如硅技术等常规技术实现。处理层P1上，提供第一存储层M1，该层可以构成为具有属于下层处理层P1中的处理器5的一个以上RAMs 6。然而，图1中，特别强调了存储层M1中的隔离RAMs 6。另一方面，示出了存储层M1中的存储器是如何通过总线7与底下的处理层P1直接连接的，通过实现为垂直导电结构，这种层叠结构允许大量设置这种总线7，同时除短信号路径外，这种层上层的结构允许在处理层P1和存储器M1间设置大量这种总线连接。应认识到，这种一个表面上的并列设置相反需要更长的连接，因而需要更长的传输时间。另外，所示的数据处理器件还包括组合存储和处理层MP1、MP2、MP3，这些层配有处理器，各处理器通过相同的处理器总线4彼此连接并与处理器接口3连接。所有组合存储和处理层MP都包括一个以上处理器5和一个以上存储器RAMs 6。组合存储和处理层MP上，设置有带有到外部单元的I/O接口9的存储器接口1，存储器接口1上是根据需要的大量存储层M2、M3…，可以构成为数据处理器的海量存储器。这些存储层M2、M3等又通过存储器总线与存储器接口1连接，所说存储器总线通过层M2、M3构成为纵向导电结构2。
这种集成数据处理器件具有可缩放结构，原理上说，可以构成为具有几乎无限大处理和存储容量。特另是这种数据处理器件可以实现三维最佳互连集成的各种可缩放平行结构。
除包括随机存储取存储器外，这种数据处理器件的存储单元还包括ROM、WORA或REWRITEABLE或它们的组合形式的存储器。
本发明具体公开了如何利用适用于上述类型的可缩放集成数据处理器件但又不限于此的结构和处理方法，实现三维可缩放单层和多层存储器和数据处理模块的。
下面简单介绍一下背景技术。
先进的DRAM典型管芯目前可用于570mm2芯片面积上基于0.18微米处理技术的1吉比特(Gbit)模块。尽管加工诀窍可以将之明显减小(40％)，但常规单晶体管DRAM单元大致需要10λ2的面积(其中λ是最小特征尺寸)。然而，行和列译码器、驱动器、读出放大器和误差修正逻辑电路不能共享同一硅区，会占有DRAM管芯面积的相当大比例。更重要的是，到目前为止的现有DRAM设计无法证明对于3D叠置结构是可缩放的。利用它们的设计，高密度RAM还不适于作ROM存储器。甚至在最先进的光刻假说条件下，常规基于NOR门的ROM需要70λ2的标称单元(尽管加工诀窍也可以减小之)，将密度限制为＜108比特/cm2。较高密度只能通过采用与3D集成有关的致密金属设计(最小金属间距)实现。尽管巨大的经济潜能致使电子工业为之进行了大量研发，但这种技术上和经济上可靠的器件仍未能成为现实。
3D数据存储人们已利用例如用于无机薄膜电路的剥离技术，尝试彼此叠置存储器薄层以实现高体积和面积密度。然而，背景技术导致已证明对于商业应用来说太复杂或高成本的设计。在授予B.E.Gnade等人的美国专利5375085“Three dimensional ferroelectricintegrated circuit without insul ation layer between memorylayers(存储层之间没有绝缘层的三维铁电集成电路)”中，公开了一种以铁电存储物质为基础的层状无源寻址存储器层叠体。然而，没有给出具体信息，特别是关于多级的可加工性信息，只展示了如何完成包括所有需要的辅助有源电路的存储器件。本申请人已申请了数个关于薄膜存储层等叠置与本发明有关的专利申请。这些申请包括挪威专利申请NO973993、NO980781、上述的NO982518、NO980602和NO990867。
致密金属设计无源矩阵寻址提供了相当于约4λ2的单元面积的密度。
现有大量ROM器件采用无源矩阵寻址方式的专利，例如，D.N.Lynes等人的美国专利US4099260“Bipolar read-only-memory unithaving self-isolating bit-lines(自绝缘位线的双极只读存储单元)”；K.G.Bauge和P,B.Mollier的美国专利US4400713“Matrixarray of semiconducting elements(半导电元件的矩阵阵列)”；M.Kaneko和K.Noguchi等人的美国专利US5170227“Mask ROM havingmonocrystalline silicon conductors(具有单晶硅导体的掩模ROM)”；S.Mori等人的美国专利US5464989“Mask ROM using tunnelcurrent detection to store data and a methed of manufacturingthereof(利用通道电流检测存放数据的掩模ROM和其制造方法)”；J.Wen的美国专利US5811337“Method of fabricating asemiconductor read-only memory device for permanent storageof multilevel coded data(多级编码数据永久存储用的半导体只读存储器件的制造方法)”和F.Gonzalez等人的PCT申请W096/41381“A stack/trench diode for use with a multistate material ina non-volatile memory cell(在非易失存储单元中和多态材料一起使用的堆/沟槽二极管)”。然而，这些方式明显取决于传统的硅晶片加工技术，涉及例如与本发明即低成本和任意多级数据存储整体不兼容的热处理、注入和腐蚀工序等。
上述美国专利5375085公开了以无源矩阵寻址为基础的器件，但限于铁电存储材料的特殊情况。然而，铁电材料作为这样的例子，其中由于在进行重复局部转换的未选单元中的极化损失，已证明这些专利不适用于单无源矩阵寻址存储器方案。单个和两个晶体管铁电RAM(FERAM)器件避免了这个问题，但对简单的3D缩放无用。
在H-C.Sung和L.Chen的美国专利US5441907“Process formanufacturing a plug-diode mask ROM(制造插式二极管掩模ROM的工艺)”中，公开了一种无源矩阵寻址的ROM，其中由存在或不存在的二极管接点，在每个矩阵交叉点编码二进制数据。然而，根据该专利的制造方法涉及几个高温步骤，包括最后的退火，妨碍了多层结构和采用低成本、低温兼容材料。
薄膜ROM器件在S.H.Holmberg和R.A.Flasck的GB专利GB2066566“Amorphous diode and ROM or.EEPROM device utilizing same(无定形二极管和使用它的ROM或EEPROM)”中，公开了一种以含氟非晶硅为基础的薄膜存储器件。在I.D.French的美国专利US5272370“Thin-film ROM device and their manufacture(薄膜ROM器件及其制造)”中，公开了一种按无源矩阵寻址方案以薄膜存储单元为基础的ROM器件。重点强调了通过提供可分别选择每个存储单元的多层结构，在每个存储单元中进行多级(即，多比特)数据存储。
本发明的主要目的是提供按2D的致密比特单元图形可引入3D存储结构的结构和技术方案，容易采用可实施的低成本制造技术。
本发明再一目的是提供具有短随机存取时间、高数据传输速率和低功耗的ROM、WORM和REWRITABLE存储器件。本文件中，术语“REWRITABLE”用于已存储的信息可以通过擦除/写入或直接重写操作与新信息互换的存储单元。根据应用，该操作可只进行一次，或重复进行。
本发明还一目的是提供一种集成数据存储和处理器件，其中存储结构和器件结构可按非常致密结构建立，其特征在于两维和三维的短且高度平行的互连路径。
最后，本发明再一目的是提供一种以低温兼容工艺和适用于该工艺的材料为基础的数据存储和处理装置的制造方法。
利用本发明独立权利要求1和9特征部分的数据存储和处理装置，及本发明独立权利要求25特征部分的制造数据存储和处理装置的方法，可以实现上述目的和优点。
通过采用可以利用两维和三维的新结构建立器件的新材料和工艺，可以实现本发明的目的。与之有关的突出特点在于1)利用低温兼容工艺和材料即聚合物或多晶或微晶或非晶硅的低温加工技术制造存储模块。本文件中低温兼容是指不超过与聚合物类衬底兼容的静态温度的工艺，或限制为充分缩短为类似兼容的时间的瞬时加热工艺。作为例子在薄膜硅的激光结晶中，最上层的温度实际上十分高，但由于短热脉冲和总能量密度的缘故，热量快速再分布于支撑层中。除某一深度外，由于量热效应，后者不会达到高温。为简化起见，以下可以称上述低温兼容工艺和材料为“低温加工技术”和“低温材料”。
2)低温加工技术可以在一个高层或许多高层中建立存储模块，而不损害下层电路或叠置的其它存储层。这即可应用于以传统单晶硅衬底为基础的器件中，也可以用于带有薄膜有源电路的塑料衬底。(后一种情况下，即使在持续的热负载会引起损害的温度下，也可以防止一般用于激光再结晶中的热脉冲的短持续时间对塑料的损害)。
3)由1)和2)可以得到以下有益效果-可以叠置多层，产生了-高体积数据密度，及-高密度，短纵向互连，产生了高数据输出-由于短距离，形成了低容性和阻性互连-较大字宽度的高度平行性(许多纵向连接)-根据需要，在需要高速有源电路的存储模块底下，在子层单晶或高性能多晶、非晶或微晶层中，采用这样的区域。例子-集成SRAM数据高速缓冲存储器-驱动器和接口电子电路-板上差误检测和修正块取向电路，以提高存储层的可靠性-由于无源矩阵寻址，每层具有高面积数据密度，在同一层之下和/或之上及内，任意设置驱动电路层。
纵向互连可以取许多形式一种是通过通路的穿透导体，其中可用于叠置思路的短距离和大面积允许上述的高数据传输速度及灵活的结构，涉及例如以下结合优选实施例更具体介绍的通路交错排列设计。纵向互连也可通过上述每层中引到该层边缘的电导体实现，在此它们暴露，并可以与其它层中的类似暴露导体电连接。这可以例如通过下层边缘的台阶状延伸制造。另一类纵向互连取决于通过这些层的无接触(无电流)通信。由于层状结构即不同层中电路间的容性、感性或光学耦合的缘故，这是可能的。
本发明的优选设计实现为建立在含有所有有源电子电路的单晶硅衬底上的层状结构。后者通过通路与一个或多个上层存储层通信。每个存储层含有低温处理过的二极管ROM和/或WORM和/或REWRITABLE阵列，在此通过利用无源矩阵寻址实现了高面积比特密度。每个存储层独立成一整体，不需要会在制造对底层产生损伤的高温或化学损害性处理。所以存储模块可以定位于衬底中有源电子电路的上面，节省衬底实际地皮，提供有源电路和存储模块间的短路电子通道。另外，通过在第一层上附加更多存储层，形成具有非常高体积比特密度的3D叠层结构，可以扩大存储容量。
上述器件可以使其自身适应存储模块的“后处理”，在此首先利用传统的硅基础上的加工技术，制备单晶硅衬底上的所有电路。随后可以在分离的设备中进行存储层的淀积，例如，如果希望在该步骤中采用对于硅加工来说会存在污染问题的材料和工艺。
驱动器和读出电路较好是按标准CMOS工艺制造在单晶硅衬底上，以降低成本，实现需要的高数据传输速率。然后，在通过通路耦合到底层驱动器的最后金属化层上，建立ROM/WORM/REWRITABLE阵列。二极管可以是无机的，例如非晶硅、多晶硅或微晶硅，或它们可以以有机材料为基础，例如共轭聚合物或低聚物。采用低温二极管的无源矩阵寻址设计和3D结构可以以临界成本，在底层CMOS电路上，在所有现有ROM/WORM/REWRITABLE设计基础上提供增强的动态存储功能。
为清楚和具体起见，下面就按具有四个双层的堆叠体的低温加工的多晶硅二极管ROM阵列的优选实施例，给出对本发明的具体介绍。利用非晶二极管的诱导爆炸式结晶或层间有机膜的传导调制，该设计可以容易地扩展到WORM存储应用，和通过在存储矩阵中引入高功能存储材料，容易扩展到REWRITABLE存储器；应用于本文件中上述属于本申请人的其它专利申请。
以下具体介绍参照以下附图，其中图1示出了本发明可应用于其中的可缩放集成数据处理器件的实施例，图2示出了根据本发明一个实施例的1GB ROM装置的示意布局，图3是图2中ROM的一对存储平面的行/列寻址线的布局，图4是图2中的ROM存储平面的交错排列层叠设计，图5是图4所示几种交错排列层叠设计与图2所示ROM存储平面的多区段交错排列层叠设计的结合，图6是用于穿过或横过存储平面进行连接和连接后者与底层电路的交错排列的纵向或横向通路，图7是存取时间与存储块区段间关系的曲线图，图8是平均寻址功率要求与平均块(读)寻址尺寸间关系的曲线图，图9是ROM中“导通”和“截止”元件中的纵向二极管，图10是图9所示的纵向二极管，但利用自对准和平面化工艺制造。
图2中示出了根据本发明用于1吉比特(GB)设置的示意层布局。行多路分解器和驱动器、读出放大器及列多工器按构成结构的基础的常规VLSI CMOS单晶芯片实现。所有二极管ROM层在完成了VLSI电路后制造于最后的介质淀积和CMP平面化层上。
除具体涉及存储平面外，不讨论VLSI CMOS电路的细节。驱动器和读出放大器基本与用于常规DRAM模块的相同，设计可以几乎原封不动地照搬。行驱动反相器必须实现为适应二极管ROM结构的高容量，读出放大器需要为降低充电率而改进。
存储平面是层叠的层状结构，每个ROM层由可能通过纵向二极管结构交叉连接的简单行/列线构成，二进制0(或1)表示存在该二极管。共八个存储平面，每个引入109比特，需要生成吉比特模块。为减少掩模级总数，两存储平面间共享行线，减低了速率，但简化了整个制造。
图3示出了每对存储平面的电示意图。锁存发行地址(RAS)后，最后的反相器驱动一个行线接地。电流从各列线(两列对对称地)流过二极管，列线上的电压降与所有列线并行读出。读出后，行列恢复到VDD电位，列线恢复到其静态电位(地和VDD-0.7之间)。该二极管定义(与NOR MOS设计相比)的存储器的功率和速度损失由于行/列致密金属交叉布局允许的密度增大而偏移更大。在块取向的数据存取器件中，驱动单行反相器提供了两列的数据读取。尽管每行存取的速度会受电容充电的限制，但总的数据传输速率被“放大”列长度的两倍。如以下进一步讨论的，随机数据存取时间也可以通过存储器的适当区段进行调节，下面将结合图5更具体地介绍其中的某一些。
独立于该区段，图3D存储层需要在Si管芯上交错排列的层叠的存储平面，以提供用于行驱动器、读出放大器、和外围电路的区域。图4示出了这种交错排列层叠的设计，其中存储平面由浅灰色表示，单晶硅块由暗灰色限定。每个存储平面对既水平偏移，又垂直偏移，以提供用于行驱动器(大反相器)和读出放大器的单晶硅实际地皮。所有的行驱动器从公用行译码器(利用最后的平面对选择NAND的)逻辑电路馈送附图未按比例画，特别是行驱动器和读出放大器需要的面积比大致减小为存储器尺寸的均方根。读出放大器，假定一个4096×4096区段将占管芯实际地皮的小于10％。对于256兆比特阵列，该面积小于总管芯面积的1％。
在存储阵列在单晶逻辑电路之上的层叠设计中，相当大比例的管芯未使用。需要其中一定比例用于坏单元映射和误差修正逻辑，但其余应构成SRAM数据高速缓冲存储器，以便使多次存取砬小到存储平面。作了如下考虑，存储器存取期间发生的初始功耗-减少了满足高速缓冲存储器要求所需要的数量，甚至在随机存取模式下也具有动态减小整个功率的电位。对于随机存储存取来说，高速缓冲存储器仍需要提供某些来自存储器的先行预定读出，以补偿直接存取的功率和速率限制。对于高块取向存储器应用来说，高速缓冲存储器变得低于临界值，代之以把该区专门用于更高级误差修正算法，以提高管芯成品率，降低成本。
由于来自二极管元件的容性负载，8平面1吉比特平面的优化存储结构将不是32,768×32,768阵列。行线电容(源于介质和二极管元件)和列线电容随阵列尺寸线性增大。行电荷和二极管电流传输设定了功耗，列行电容直接决定了读出放大器需要的电荷积累时间。为提高速度，1吉比特存储块可以像图5那样分段，其中图4所示层叠设计用于以增大驱动器电子电路实际面积为代价，结合交替在各隔离块之间层叠的读出电路的几个平面。但由于该设计中，Si衬底的较大面积未使用(其余属于高速缓冲存储器)，所以这种代价不明显。优化区段强烈依赖于该应用--特别是存储块存取的平均尺寸。一般说，从功耗方面来说，随着块尺寸减小，较小的区段是重要的。也可以通过增大存储区段的数量，动态提高最小随机存取速度。(以下会进一步考虑这些条目。)也可以仅利用一对利用公用列通路的读出放大器实现多阵列块，两平面间具有二极管隔离。然而，由于导通这些平面的隔离二极管需要的时间的缘故，这种设计存在严重的速度损失。在有源MOS隔离晶体管可实现于存储平面上的未来，某些应用可采用单读出放大器设计。但于底层衬底不受实际地皮的限制，所以管芯尺寸增大会最小。
为实现希望的数据传输速度，必须在数据选通期间锁存所有读出放大器，提供到列译码逻辑的块传输。自然这发生在作为该设计一部分的SRAM高速缓冲存储器内。假定为CD-ROM基础上的替换，多数数据存取从列锁存高速缓冲存储器分解，不存在附加的行数据选通。
可能会涉及器件级和上存储块间致密通路产生的局限，但由于通路可以交错排列，满足常规通路固定的设计规则，能够实现用于存储阵列的致密金属布线密度，所以不成问题。如图6所示，通路的简单交错排列示出了一种可能的解决方案。通路交错排列于(或跨于)管芯上，以严格地满足2×2λ通路尺寸，叠于通路的所有侧面上的1λ金属，3λ最小通路间距，仍保持存储阵列自身内相当致密的金属布线。通路一般是隔开的而不是图示的那样，以适应读出放大器或行驱动器实际需要的间隔。该布局中，N中的一条线损失。为保持一致的金属密度和最佳工艺(需要使金属间距外推到随机逻辑设计规则外)，并用假金属线(无接点)代替损失的线。将这种交错排列方法导致的行/列密度下降引入以下设计分析所给出的计算结果。尽管针对2λ通路进行了展示，但显然可以延及用于连接存储阵列与金属1或2的任何尺寸通路。
利用上述限定的一般布局，现在可以确定希望的管芯尺寸。存储平面密度受存储器金属布线间距的限制，设定存储器的整体密度。节省的设计需要以最小通路重叠和金属-金属间间隔为基础的金属间距。则整个管芯尺寸大致比存储平面自身大20％(对于交错排列布局和外围驱动器来说)。然而，不必将金属限制到随机逻辑极限。由于发展到具有均匀间隔和密度的非常致密金属阵列，所以可以极大地减小线宽和间隔。只要可以使存储平面上的随机布线最小，对于致密金属间距来说，便可以优化光刻和腐蚀，甚至在上层中，也允许使用多晶或金属1线宽。这不能应用于通路，但如上所述，可以在设计规则的极限范围内制造它们。
此外，存储单元的简单设计在存储单元内不需要通路金属重叠，光刻对不准可以减小接触面积(一个轴)，但随后的层间介质将钝化暴露的二极管元件。这两个工艺改进允许最大金属间距，结果得到4λ2的单元面积(其中λ大致为金属宽度/间隔)。
表1充分比较了0.35、0.25和0.18微米光刻基础上的三种技术(设计规则取自TSMC和MOSIS可缩放设计)。以下该表概括了假设512比特平均块传输和1000MB/s总数据传输的设计需要情况下的1GB设计的结果。该区段是建议尺寸，以平衡存取时间，具有100ns的最大需求。
表1
所以按现有0.25微米技术容易实现1GB存储器-具有在合理限制范围内的管芯尺寸(＜500mm2)。对于0.35微米设计规则，单个芯片尺寸对于制造来说可能太大，但0.5GB阵列是合理的。关于0.35微米技术只有caveat是上级金属平面化必须作为CMP工艺实施，以提供上层上的致密金属需要的平整度。
现在相对于设计和工作参数考虑存储器速度和功耗。
设计参数为了该设计实例的目的，采用以下近似·行和列线寄生电容取作等于直接电容·层间介质为300nm的SiO2等效值·金属线导电率为0.07Ω/□·读出放大器最小阈值是10mV·对于1V正偏来说二极管跨导是103A/cm2·在零偏时二极管是一侧结，具有400nm的耗尽层宽度(1017掺杂)数据传输速率列锁存器充满后，容易实现希望的1吉比特/s持续数据传输速率。甚至在4096区段，每个行存取也满足的8192个锁存，实际数据存取时间为亚1微秒。然而，这假定数据传输被高度修正，所有8192个列位都有用。由于这是不正常的，所以功率产生损失。
存取时间瞬时数据存取速度(从RAS到对CAS锁存有效的数据)由通过二极管向列线电容的充电时间确定。这是将在二极管基础上的ROM单元中实现的更难的参数。该时间是阵列尺寸(区段)、二极管电导、二极管电容(主要)、行驱动线电阻和读出放大器最小电压灵敏度的复杂函数。
该存取时间是行充电时间(RrowCrow)、相对于最小特定电压摆动的列读出积分时间(CcolΔV/Idiode)和用于随行/列寻址的随机逻辑延迟器的估值的总和。
从图7的曲线可以看出，存取速度仅稍微与光刻规则有关，但与区段尺寸非常相关。减少了阵列的16个区段上的往返。
功耗影响功耗的初始设计参数是每次读取时传输的块平均尺寸，只要能够由行读取高速缓冲存储器满足读取需要，充电和读出放大器需要的功率使可以对大量读取周期进行平均。但如果存取变为随机，每次存取都需要行充电周期，功率需要将明显增长。图8的曲线示出了作为平均块读取尺寸及1000GB/s的持续数据传输速率的函数的估计功率需要。为此，采用分四个区段的0.25微米设计。注意，比例尺是对数。只要平均块尺寸保持几百以上，则功耗由固有传输决定。由于尺寸下降，需要附加行读取，由于该块尺寸功率相反上升。
存储平面制造例如根据本发明的ROM存储器的多平面实施需要上级加工保持具有最小形貌生长的平面结构(超过12个金属层)。加工必须与在行/列通路上暴露的金属线相适应-有效地将加工限制到250℃。二极管的制造较好是也与接触通路自对准，以便减少掩模数。
下面将以无机半导电材料为基础介绍两种方便的途径·通过通路(或地毡式淀积和CMP腐蚀)选择性淀积在金属/Si籽晶层之上的微晶Si·地毡式a-Si的爆炸式结晶-留下用于平面化的高电阻率a-Si-使用通路介质，采用激光强度高调制4f2存储密度需要将被更充分的加工并且按垂直结构接触的隔离二极管-与按目前技术的传统平面结构相反。ROM或阻抗控制的RAM器件中的隔离二极管直接制造在行/列金属上，如图9示。对于ROM来说，左侧上的存储单元为“导通”，而右侧上的存储单元保持“截止”。在最简单的结构中，在二极管材料上构图的层间介质的分割方面各存储单元间存在或不存在不同。下面将讨论几种特殊的制造技术，从利用本制造技术的最复杂技术开始，到仅涉及更深奥的工艺。
下面将结合特殊加工例子讨论利用直接能量加工技术的纵向二极管的制造。
例A-利用聚合物/低温衬底直接在金属化上制造二极管对于所有制造策略来说共同的是直接在构成存储器的行或列线的致密金属线阵列上形成纵向p-n结二极管。由于能够与用于WORM/RAM应用的其它低温材料兼容，所以瞬时热加工具体说是光脉冲或离子束是制造的优选方法。该方法包括ⅰ．淀积用于行/列底层矩阵的金属膜。底层金属的选择部分取决于以下方法，如下讨论的。金属膜可以是由高导电性底层(Al)和与S接触的中间阻挡层(例如钨)构成的多层结构。
ⅱ．例如利用溅射、e-束蒸发或PECVD等淀积薄非晶施主(n型)掺杂的硅。
ⅲ．原位淀积由受主(p型)掺杂硅或锗构成的第二层。
ⅳ．激光诱发非晶硅膜的结晶，形成多晶pn结二极管。能量密度选择为实现硅膜的充分或几乎充分地熔化，从而由金属层形成核。于是将产生较大晶粒(＞50nm)多晶二极管，其结靠近原始p-n淀积边界。
ⅴ．低级行线的掩蔽与腐蚀，然后是层间介质(SiO2)的保形淀积。
ⅵ．构图接触级，限定“导通”和“截止”存储单元。
ⅶ．列金属淀积和构图/腐蚀。
例B-关于采用爆炸式结晶的改进上述(ⅳ)中结晶需要的通量由膜厚度决定。结晶可以利用只需要形成最少熔化表面的爆炸式结晶(M.O.Thompson.Phys.Rev.Lett.52:2360(1984))法交替进行。非晶和结晶之间的焓差不同，将使熔化物通过该薄膜，对下金属层具有最小净热冲击。所得二极管层是混合的非晶/多晶相，但保持用于存储隔离应用的足够电流密度(100A/cm2)。
例C-关于使用肖特基二极管的改进不用淀积用于结型二极管的p和n型膜，可以进该工艺，直接利用下金属膜制造肖特基势垒二极管。这种改进包括只淀积n型膜、结晶化和利用直接金属(最小液体相互作用)或通过金属接触的局部熔化形成的硅化物相形成肖特基势垒，这种改进最适于爆炸式结晶，以减小金属层中耗散的热能。
例D-关于由金属接触自动-掺杂的改进电有源掺杂剂可引入金属膜，避免了n和p型Si隔离膜的需要(上述步骤ⅱ和ⅲ)。钨金属化上的砷或硼薄涂层或含硅或砷的合金可提供到单膜淀积的补偿掺杂，局部熔化和从金属或金属涂层引入杂质后，进行液相扩散，并在结晶期间可能进行分凝，从而形成p-n结。界面的位置受结晶动态学的控制，并可以通过流量的改变控制，再一次主要在爆炸式结晶区。
例E-关于采用锗的改进上述所有方法对于锗来说与硅基本相同。尽管锗多晶二极管可表现出更高的漏电，但通过将所有液态工艺温度降低450K，可以补偿。尽管瞬时熔化相无需说非常活泼。
例F-金属选择除像上述例C所公开的改进外，对金属的主要要求是减小固化期间与熔化半导体的相互反应。候选金属包括难熔金属，例如钽、钨和铂，中间瞬时金属，包括Pd、Mo、Ni、Co或Cr，电流扩散阻挡层，例如TiN，终止硅化物相，例如NiSi2。所有元素金属形成稳定硅化物相，预计会与液体Si或Ge发生中度反应。采用稳定硅化物可以减轻这种反应，然而，由于硅化物也是合适的导体，所以形成薄硅化物不成问题。对于实现像例C那样的改进来说，需要形成很好限定的硅化物。
对于二极管的自对准和平面化来说，可以引入某种加工技术。
上述例A中介绍的工艺是常规的半导体加工技术，包括接触掩模与底层行金属的精确重叠。此外，腐蚀工艺产生增大了的粗糙形貌，对于层叠3D集成来说必须平面化这种形貌。然而，多晶和非晶相间导电率103-105的差可用于开发自对准二极管限定图形，可以同时解决平面化问题。这种模式的主要改进在于在内二极管区留下非晶相材料，并减小结构高度。这种情况下工艺流程如下ⅰ、淀积并构图用于行线的金属。金属被充分腐蚀，并利用各金属线间的介质被平面化。
ⅱ、均匀地淀积n和p型非晶膜(或通过上述改进的单层)。
ⅲ、淀积接触介质加薄金属难熔层(Cr或Al)。图形腐蚀留下通路，在此将形成二极管。
ⅳ、通过构图的膜进行激光辐射。仅在通路中能量被充分吸收，激发硅的结晶(爆炸式或充分熔化)。
ⅴ、淀积列线金属。(难熔薄膜，如果是兼容金属，则不需要在淀积前被去除-可以同时进行腐蚀。构图和腐蚀列线。
ⅸ、介质淀积和平面化。
该工艺中，列金属与通路的对准可以放松。由于底层金属被非晶硅充分涂敷，所以对不准不会造成列到行的短路。非晶硅的导电率必须保持相当低，以便行线间的串扰不明显。利用带有通过从底层金属引入掺杂剂形成的二极管的非常轻掺杂a-Si膜，容易实现这种效果(上述的例D)。-对于所得二极管结构，可以参考图10。
在另一改进中，采用长波长激光激发结晶，而不同采用短波长激光(准分子激光)作激发源。在1.06微米(Nd:YAG波长)，非晶硅充分透明，能量可以通过非晶硅膜透射，并仅被底层金属膜吸收。然后，这种金属激发爆炸式结晶或(充分熔化)。这种模式的优点在于，二极管仅形成于行金属区中。
最后，代替晶片上图形，可以利用构图的激光束(通过掩模成像)构图二极管阵列。这局限于较大特征尺寸(1微米)，但避免了数个光刻步骤。
本发明并不想限于ROM器件，而是如上所述可以实现各种存储器和数据处理装置和模块。下面给出替代优选实施例的简单介绍。
上述基本设计也可应用于WORM应用。这可以从开始时所有交叉点都表现为整流二极管特性的无源矩阵阵列开始。对给定交叉点的写入通过建立一个开路即破坏二极管的正向导电性实现。
在一种实施例中，通过在两组构成无源矩阵的平行电极之间夹入共轭聚合物，制造矩阵阵列，电极和夹层材料选择为在每个交叉点自发建立整流二极管。在本科技文献中充分研究和介绍了有关物理机制。对给定交叉点的写入利用数种方法之一实现。最直观的一种但不是唯一的一种是，通过短路产生热损伤，但强电流脉冲通过交叉点处的聚合物，引起导电性的局部受控减小，或开路。受本申请人控制的以下专利申请中给出了合适的材料和几何形状的介绍，挪威专利申请N0972803和NO973390及由此衍生的申请。
尽管对上述第4部分中讨论的优选实施例在低偏置下进行近似模拟的读出，但写入仍需要较高电流和不同的脉冲协议。所以，必须严密控制交叉点处能量耗散的热分布，以便在二极管结实现希望的热史，及限定对正被写入的交叉点的电流诱生阻抗改变(例如热损伤)的区域。这些方面表明，与ROM型相比，WORM存储器的电子电路复杂性更高，这与写入期间更高电流要求一起造成了一定程度的低比特密度。另一方面，全电子写入过程表明，避免了例如掩蔽ROMs等制造中包括的基础加工步骤。
所属领域的技术人员容易理解，上述基本设计开创了在单个器件中或者在相同层或作为一个叠层中的分离ROM、WORM和REWRITABLE层，集成ROM、WORM和REWRITABLE阵列的先河。在众多可能由此产生的结果中，特别提出了这种组合存储器类型。
自检测成品率提高作为后制造测试和鉴定程序的一部分，ROM的自检测程序对于识别存储器中的故障是有效的。结果存储在WORM中，并被链接到由ROM产生的指令，使存储器件中的故障被绕过或被修正。这可以按对使用者明显而不是潜在的模式实现。以此方式，可以提高制造成品率。
可结合或不结合不同类型的存储器的上述器件直接延伸范围包括对于2和3维结构的加工能力。所以，以密集的物理近似快速和直接存取指定存储器的分布式处理器(包括但不限于微处理器)将提供基于传统硅晶片技术的处理器/微处理器结构所不能实现的速率和灵活性。关于这些相关方面的更充分介绍，特别是可缩放结构的集成存储器和处理结构，可以参考挪威专利申请NO982518，本申请从中得到优先权，一般为计算机文件。
显然，通过采用新结构方案及采用便于实施高密度2-和3-维结构的材料和工艺，以上本发明提供了理想且具体的实施例扩展。
权利要求
1．一种数据存储和处理装置，包括衬底上的ROM和/或WORM和/或REWRITABLE存储模块和/或处理模块，其中存储和/或处理模块作为单个主层或多个主层提供在衬底上面，其中存储模块和/或处理模块的每个主层包括功能子层，其中在每个主层中存储模块和/或处理模块通过通路、表面或边缘接点与其它主层和设置在衬底上或内的电路通信，其中该装置包括使该装置工作的晶体管和/或二极管形式的有源元件，其特征在于，至少某些或多数使该装置工作的晶体管和/或二极管提供在衬底上或内。
2．根据权利要求1的装置，其特征在于，至少部分衬底含有按体或作为薄膜形式提供在无源载体上的掺杂或未掺杂半导体材料，在此半导体材料选自以下材料中的一种或几种非晶、多晶、微晶、体或工艺限定的单晶形式的硅、砷化镓和锗，或包括分子、低聚物或聚合物或它们的组合等的有机半导体材料。
3．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路由以下技术中的一种或几种实现CMOS、NMOS或PMOS。
4．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路包括一种以上以SRAM、DRAM和/或铁电RAM(FERAM)形式的高速缓冲存储器。
5．根据权利要求1的装置，其特征在于，它包括薄膜电路。
6．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路包括用于探测和修正存储器误差和缺陷的处理器。
7．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路包括用于再映射上层和/或衬底中的缺陷存储区的处理器。
8．根据权利要求1的装置，其特征在于，设置在衬底上或内的电路包括用于动态再映射(remapping)存储模块以便优化其性能和寿命的处理器。
9．数据存储和处理装置，包括衬底上的ROM和/或WORM和/或REWRITABLE存储模块和/或处理模块，其中存储和/或处理模块作为单个主层或多个主层提供在衬底上面，其中存储模块和/或处理模块的每个主层包括功能子层，其中在每个主层中存储模块和/或处理模块通过通路、表面或边缘接点与其它主层和设置在衬底上或内的电路通信，其中该装置包括使该装置工作的晶体管和/或二极管形式的有源元件，其特征在于，衬底上面的至少某些和多数层都包括低温兼容有机材料和/或低温兼容加工过的无机膜。
10．根据权利要求9的装置，其特征在于，无机膜材料是硅、硅化合物、金属或它们的组合。
11．根据权利要求9的装置，其特征在于，衬底上面的至少某些和多数层含有带晶体管和/或二极管的电路。
12．根据权利要求9的装置，其特征在于，各层中的至少一层包括带有无源矩阵可寻址存储元件的存储模块，所说存储元件由存储材料限定在存储材料表面上的第一组平行电极和与第一组电极交叉的存储材料相反表面上的第二组平行电极中的各电极间的交叉点上，所说存储元件在交叉点处实现为非线性阻抗元件，为提高其可寻址性能，每个元件都具有由交叉电极间的存储材料的电阻抗参数给出的逻辑值。
13．根据权利要求12的装置，其特征在于，非线性阻抗元件是由一种以上以下材料构成的整流二极管，即，非晶、多晶、微晶、体或工艺限定的单晶形式的硅、砷化镓和锗，或包括分子、低聚物或聚合物或它们的组合等的有机半导体材料。
14．根据权利要求12的装置，其特征在于，非线性阻抗元件是由一种以上以下材料构成的晶体管，即，非晶、多晶、体或工艺限定的单晶形式的硅、砷化镓和锗，或包括分子、低聚物或聚合物或它们的组合等的有机半导体材料。
15．根据权利要求9的装置，其特征在于，每个主层分成两个以上叠置于类似区段上面的并列区段，构成共同衬底上的两个以上并列层叠体，其中每个层叠体中每个区段的一部分与衬底的一部分连接，并与设置于其上的电路电通信。
16．根据权利要求9或15的装置，其特征在于，各主层以交错排列的方式彼此叠置，以便该层叠体中的每个存储阵列与衬底的一部分连接，并与设置于其上的电路电通信。
17．根据权利要求9的装置，其特征在于，提供各主层间及各主层与衬底间的功率和信号连接的多个穿通电导体或通路以交错排列的方式横向分布。
18．根据权利要求9的装置，其特征在于，位于其上的一个以上层之下的衬底的一部分含有与一个以上所说上层电连接的有源电路。
19．根据权利要求9的装置，其特征在于，各主层中的至少一个包括各分离子层中的双无源矩阵可寻址存储模块，一个上层存储模块和一个下层存储模块共享一组行或列电极。
20．根据权利要求9的装置，其特征在于，各主存储层中的至少两个包括通过公用布线与之连接的公用行或列驱动电子电路及任意读出电子电路。
21．根据权利要求9的装置，其特征在于，各存储模块中的至少一个是掩蔽ROM或构图的ROM。
22．根据权利要求9的装置，其特征在于，各存储模块中的至少一个是WORM。
23．根据权利要求9的装置，其特征在于，各存储模块中的至少一个包括REWRITABLE型存储单元。
24．根据权利要求9的装置，其特征在于，至少包括ROM、WORM和REWRITABLE形式的两种不同存储器类型的组合的一个以上存储模块，集成到一个层叠体中的至少一个主层中。
25．一种制造数据存储和处理装置的方法，所说装置包括衬底上的ROM和/或WORM和/或REWRITABLE存储模块和/或处理模块，其中存储和/或处理模块作为单个主层或多个主层提供在衬底上面，其中存储模块和/或处理模块的每个主层包括功能子层，其中在每个主层中存储模块和/或处理模块通过布线、表面或边缘接点与各主层和设置在衬底上或内的电路通信，其中该装置包括使该装置工作的晶体管和/或二极管形式的有源元件，其中存储和/或处理模块通过以连续步骤淀积各主层和各功能子层提供在衬底上，该方法的特征在于，在避免使已淀积和加工过的底层处于超过150-450℃的温度范围值的静态温度下或超过聚合物材料的瞬时稳定极限的动态温度的热条件下，或避免工艺诱发化学损害，淀积和加工所说各层，所说瞬时稳定极限定义为在不超过10ms的时间内低于500℃，用于各层的材料选自非晶、多晶或微晶硅或锗、氧化物和其它介质材料和金属的薄膜或它们的组合，并利用以下工艺方法之一进行淀积，即，溅射、蒸发、化学汽相淀积或等离子辅助化学汽相淀积、旋涂，利用与所说热条件兼容的常规半导体工艺加工所淀积层，常规半导体层工艺选自但不限于光刻、湿法腐蚀、包括反应离子或等离子腐蚀的干法腐蚀、化学机械抛光、离子注入、和/或它们的组合，利用使用脉冲激光或离子源的瞬时加热处理所淀积层，使所淀积非晶膜结晶、所淀积膜晶粒精细、在其上引入和激活掺杂剂利用以下工艺之一，即溶剂技术、蒸发、溅射、或其它真空技术，或薄膜转移技术或它们的组合，淀积用于各层的分子、低聚物或聚合物材料。
26．根据权利要求25的方法，其特征在于，利用低温兼容工艺，利用激光诱发的薄膜晶体管的结晶和掺杂剂激活，制造薄膜硅电路和晶体管。
27．根据权利要求25的方法，其中存储模块实现为具有隔离二极管的矩阵-可寻址存储器，其特征在于，通过直接淀积非晶、微晶或多晶n和p型硅或锗膜，并直接淀积低聚物或聚合物半导电有机薄膜，形成纵向或平面结构的隔离二极管。
28．根据权利要求25的方法，其中存储模块实现为具有隔离二极管的矩阵-可寻址存储器，其特征在于，利用激光诱发的直接淀积于底层低温兼容层上的n和p型非晶或微晶无机半导体材料的熔化和固化，形成隔离二极管。
29．根据权利要求28的方法，其特征在于，通过提供薄膜扩散阻挡层，在激光诱发结晶期间，防止底层与熔化的半导体材料反应。
30．根据权利要求28的方法，其特征在于，设计熔化半导体材料和底层间的反应，形成稳定导电化合物例如硅化物。
31．根据权利要求25的方法，其中存储模块实现为具有隔离二极管的矩阵-可寻址存储器，其特征在于，利用激光诱发的所淀积非晶或微晶无机膜的熔化和固化，并利用补偿掺杂形成二极管的pn结，形成隔离二极管，所说pn结由底层金属化层上所淀积的层形成，或利用无源矩阵金属层中的合金元素形成所谓的自掺杂。
32．根据权利要求25的方法，其中存储模块实现为具有隔离二极管的矩阵-可寻址存储器，其特征在于，利用激光诱发的所淀积非晶或微晶无机膜的熔化和固化，并利用底层金属结构或与底层金属结构反应形成的化合物形成肖特基势垒二极管，从而形成隔离二极管。
33．根据权利要求25的方法，其特征在于，限制爆炸式结晶区内的激光诱发结晶，于是仅需要膜表面的瞬时熔化，形成自生液态膜，以使结晶膜的其余部分结晶。
34．根据权利要求25的方法，其特征在于，由高阻或各向异性接触材料，形成用作纵向隔离二极管的隔离结构，并在相对于各层的水平方向形成非导电层间介质。
35．根据权利要求34的方法，其特征在于，利用所说接触材料的化学或热诱发改性，形成隔离二极管和非导电层间介质。
36．根据权利要求35的方法，其特征在于，通过高阻非晶硅的自掺杂和激光诱发的高阻非晶硅结晶，实现化学或热诱发改性。
37．根据权利要求25的方法，其中存储模块实现为具有隔离二极管的矩阵-可寻址存储器，其特征在于，利用以下工艺，即，所吸收的激光能量受底层或底下结构调节的激光诱发结晶、所吸收激光能量受抗反射或反射薄膜调节的激光诱发结晶，利用仅将二极管结的形成限制到局部限制的区域的自对准工艺，在例如矩阵的交叉点等局部限制的区域中形成二极管，同时提供各二极管间的横向隔离，通过利用底层或底下结构作通过爆炸式结晶形成二极管结的掺杂剂源，或利用层间介质表面的表面改性实施的非晶或微晶膜的选择性化学或物理汽相淀积，控制层间介质表面，从而在激光诱发结晶期间将核限制到金属区。
38．根据权利要求1的方法，其特征在于，利用通过旋涂或其它淀积法形成的平面化介质层，并利用化学机械抛光，隔离各功能子层，所说介质层由低聚物、聚合物或无机材料构成。
39．根据权利要求25的方法，其特征在于，利用直接能源而不是激光包括脉冲离子和电子束，开始诱发结晶。
全文摘要
一种数据存储和处理装置,包括衬底上的ROM和/或WORM和/或REWRITABLE存储模块和/或处理模块。存储和/或处理模块作为单个主层或多个主层提供在衬底上面。该装置包括使该装置工作的晶体管和/或二极管形式的有源元件。在一组实施例中,至少某些或多数使该装置工作的晶体管和/或二极管提供在衬底上或内。在另一组实施例中,衬底上面的至少某些和多数层包括低温兼容有机材料和/或低温兼容加工过的无机膜,甚至不需要设置在衬底上或内的晶体管和/或二极管。制造这种数据存储和处理装置的方法中,存储和/或处理模块通过以连续步骤淀积各层提供在衬底上。在避免使已淀积和加工过的底层处于超过给定稳定极限特别是有机材料的极限的静态或动态温度的热条件下,淀积和加工所说各层。
文档编号H01L27/10GK1316102SQ99809233
公开日2001年10月3日 申请日期1999年6月2日 优先权日1998年6月2日
发明者H·G·古德森, P·E·诺达尔, G·I·莱斯塔德, J·卡尔松, G·古斯塔夫松 申请人:薄膜电子有限公司