一种低阻大电流dmos器件芯片级csp封装方法
【技术领域】
[0001]本发明属于半导体功率器件的封装方法，涉及一种大电流MOS器件的封装方法，具体地说是一种低阻大电流DMOS器件芯片级CSP封装方法。
【背景技术】
[0002]电子设备小型化是电子工业发展的主要趋势之一，而由于电子设备的小型化趋势弓丨起应用于电子设备中的各个电子器件也朝向小型化发展，以适应电子设备的尺寸。
[0003]其中，功率MOS器件广泛应用于电子设备的电源和负载开关中，例如应用于智能手机、平板电脑和移动计算设备等便携式电子产品中，而上述电子产品的不断趋于纤薄化、小型化，因此对应用对功率MOS器件的尺寸提出了更高的要求。由于需要小型化，必须寻找新的封装技术，令封装后功率的MOS器件能够应用于小型化、纤薄化的电子产品。
[0004]近年来利用CSP封装技术(芯片尺寸封装技术)封装的电子器件，因与半导体芯片几乎同等大小而受到人们的重视。CSP(Chip Scale Package)封装是最新一代的内存芯片封装技术，是最先进的集成电路封装形式，它具有体积小，输入/输出端数可以很多，电性能好，热性能好，体积小重量轻等特点。与BGA (Ball Grid Array Package)封装相比，同等空间下CSP封装可以将存储容量提高三倍。CSP封装内存不但体积小，同时也更薄，大大提高了内存芯片在长时间运行后的可靠性，线路阻抗显著减小，芯片速度也随之得到大幅度提高；CSP封装内存芯片的中心引脚形式有效地缩短了信号的传导距离，其衰减随之减少，芯片的抗干扰、抗噪性能也能得到大幅提升，这也使得CSP的存取时间比有极大提高。且采用无引线裸CSP封装技术封装的芯片能够直接安装在电路板上。
[0005]
由于功率MOS器件也需要封装后具有更小的尺寸，而利用CSP封装技术封装的半导体分立器件由于其能以同样的电路板占位面积和更小的体积，实现数倍的功率密度，且CSP技术配合增强热性能，因为硅片的利用程度更高，使元件与PCB之间的接触更为紧密，整体能效更高。因而如何利用CSP封装技术对功率MOS器件进行封装迅速成为一个极具吸引力的研宄领域。
[0006]
【发明内容】
[0007]本发明的目的是提供一种低阻大电流DMOS器件芯片级CSP封装方法，实现大电流MOS器件CSP封装，令封装后的功率MOS器件能够满足便携式电子产品尺寸应用的要求。
[0008]为解决上述技术问题，本发明所采用的技术方案是:
一种低阻大电流DMOS器件芯片级CSP封装方法，它包括以下步骤:
(一)大电流MOS器件的表层绝缘层制作及电极引线制作:对已经制作好的、含有若干个单体大电流功率MOS器件的晶片上的每个单体大电流功率MOS器件制作生成多层金属层构成的金属引线电极和表面绝缘层； (二)大电流MOS器件的背部保护层制作:将步骤(一)中的每个单体大电流功率MOS器件的背面制作生成背部绝缘保护层；
(三)大电流MOS器件的侧面保护层制作:将步骤(二)中的带有若干个单体大电流功率MOS器件的晶片以一个单体大电流功率MOS器件为单位进行挖深槽，然后再在深槽内填充绝缘保护物质，制作形成每个单体大电流功率MOS器件的侧面绝缘保护层；
(四)单体大电流功率MOS器件分割:将步骤(三)中封装好的整个晶片以深槽为分割线进行分割，形成若干个单体大电流功率MOS器件。
[0009]本发明的一种低阻大电流DMOS器件芯片级CSP封装方法还可以按照以下步骤进行:
(A)大电流MOS器件的背部保护层制作:在已经制作好的、含有若干个单体大电流功率MOS器件的晶片的背面制作生成背部绝缘保护层；
(B)大电流MOS器件的表层绝缘层制作及电极引线制作:对步骤(A)中的每个单体大电流功率MOS器件制作生成多层金属层构成的金属引线电极和表面绝缘层；
(C)大电流MOS器件的侧面保护层制作:将步骤(B)中的带有若干个单体大电流功率MOS器件的晶片以一个单体大电流功率MOS器件为单位进行挖深槽，然后再在深槽内填充绝缘保护物质，制作形成每个单体大电流功率MOS器件的侧面保护层；
(D)单体大电流功率MOS器件分割:将步骤(C)中封装好的整个晶片以深槽为分割线进行分割，形成若干个单体大电流功率MOS器件。
[0010]作为对上述两种方法的限定:所述步骤(一)和(B)都包括以下步骤:
1)在制备好的晶片表层进行氧化形成氧化层，并在氧化层上旋涂光敏聚酰亚胺；
2)在每个单体大电流功率MOS器件相应的管脚位置光刻引线孔，并在引线孔上设置金属互连层；
3)在步骤2)的金属互连层表面设置金属粘附层；
4)在步骤3)的每个单体大电流功率MOS器件的氧化层表面生成表面绝缘层，并留出引线孔；
5)在步骤4)的金属粘附层表面设置自下而上层叠的金属阻挡层和导电层。
[0011]作为对上述两种方法的进一步限定:所述步骤2)中的金属互连层为淀积金属铝后形成的铝焊区；步骤3)中金属粘附层为钨、金、铜中的一种通过反应离子刻蚀而形成的；步骤4)中的表面绝缘保护层为两层光敏聚酰亚胺层；步骤5)中的金属阻挡层为电镀金属铜而形成的，导电层为电镀锑、锡、镍、金中的一种。
[0012]作为对上述两种方法的另一种限定:所述步骤(三)和(C)都包括以下步骤:
①用DISC划片机或宽激光划片机在晶片上以完整的单体大电流功率MOS器件为单元刻出深槽；
②在深槽内填充绝缘物质，并光刻留出各个金属引线电极处的镀焊孔。
[0013]作为对上述两种方法的更另一种限定:所述背面绝缘保护层、侧面绝缘保护层与表面绝缘保护层相同，均为光敏聚酰亚胺层。
[0014]对上述两种方法还有一种限定:所述步骤(四)和(D)都首先需要对步骤(三)或(C)的晶片上所有单体大电流功率MOS器件进行器件性能测试，测试合格后通过DISC划片机或宽激光划片机进行分割，得到若干个独立的功率MOS器件。
[0015]由于采用了上述的技术方案，本发明与现有技术相比，所取得的技术进步在于:
(1)本发明采用多层金属引线、一体化封装钝化最终实现大电流MOSFET芯片级封装的器件，大大缩小芯片封装的体积，满足现代数码产品体积不断缩小的元件需求；
(2)本发明使用聚酰亚胺作为绝缘和钝化层，解决了60um厚聚酰亚胺双层旋涂的均匀性问题、厚聚酰亚胺层引起的曝光不足、显影不尽以及最终造成的残留缺陷问题，同时能够消除无引线裸芯片封装工艺引起的副作用，可以确保无引线裸芯片封装工艺不会对产品电学参数、芯片良率及可靠性产生影响，为器件提供可靠保护；
(3)本发明采用以铝为主的金属化互连系统，粘附层采用钨、金、铜中的一种，阻挡层、导电层分别采用结合反应离子刻蚀，工艺简单，结合电镀铜和电镀锑、锡、镍、金，可以使产品成本降低。
[0016]综上所述，本发明采用表面钝化技术，研宄适用于无引线裸芯片封装的电极布局和电极材料，开发出了无引线裸芯片封装工艺，提高了器件的稳定性和可靠性。
[0017]本发明适用于所有管脚位于同一平面内的大电流功率MOS器件的封装。
[0018]本发明下面将结合说明书附图与具体实施例作进一步详细说明。
【附图说明】
[0019]图1为本发明实施例含有若干个功率MOS器件的集成芯片的半导体晶片的顶层示意图；
图2为本发明实施例在图1的半导体晶片表层形成二氧化硅层后的部分截面结构示意图；
图3为本发明实施例在图2的半导体晶片表层光刻引线孔后的结构示意图；
图4为本发明实施例在图3的半导体晶片表层蒸铝形成金属互连层并刻蚀后的结构示意图；
图5为本发明实施例在图4的半导体晶片表层溅射金属形成粘附层并刻蚀后的结构示意图；
图6为本发明实施例在图5的半导体晶片表层旋涂光敏聚酰亚胺并刻蚀后的结构示意图；
图7为本发明实施例在图的6半导体晶片表层二次旋涂光敏聚酰亚胺加厚并刻蚀后的结构示意图；
图8为本发明实施例在图的7半导体晶片表层镀铜形成阻挡层的结构示意图；
图9为本发明实施例在图8的半导体晶片表层镀锑/锡/镍/金形成导电层的结构示意图；
图10为本发明实施例在图9的半导体晶片背面旋涂光敏聚酰亚胺后形成背部绝缘保护层的结构示意图；
图ΙΙ-a为本发明实施例利用DISC划片机刻出深槽的半导体晶片的顶层示意图；
图ιι-b为本发明实施例利用宽激光划片刻出深槽的半导体晶片的顶层示意图；
图12为本发明实施例在图11的深槽内填充光敏聚酰亚胺后，又经划片形成单体大电流功率MOS器件的结构示意图；
图13为利用本发明实施例的封装方法封装的LDMOS器件的结构示意图； 图14为利用本发明实施例的封装方法封装的平面NPN器件的结构示意图；
图中:1-功率MOS器件的晶片，2- 二氧化硅层，3-金属互连层，4-粘附层，5-聚酰亚胺层，6-阻挡层，7-导电层，11-单体大电流功率MOS器件，12-划片深槽。
【具体实施方式】
[0020]实施例1 一种低阻大电流DMOS器件芯片级CSP封装方法
本实施例的一种低阻大电流DMOS器件芯片级CSP封装方法，如图2至12所示，包括以下步骤:
(一)大电流MOS器件的表层绝缘层制作及电极引线制作:对已经制作好的、含有若干个单体大电流功率MOS器件11的晶片上的每个单体大电流功率MOS器件制作生成多层金属层构成的金属引线电极和表面绝缘层。具体的制作过程包括:
1)在如图1所示的制备好的功率MOS器件的晶片I表层进行氧化形成氧化层，本实施例采用二氧化硅进行氧化，最终形成如图2所示的二氧化硅层2，之后在二氧化硅层2上旋涂光敏聚酰亚胺；
2)如图3在每个单体大电流功率MOS器件相应的管脚位置光刻引线孔，并在引线孔上设