一种mosfet结构及其制造方法
【技术领域】
[0001]本发明涉及一种MOSFET结构及其制造方法。更具体而言，涉及一种用于降低关态漏电流的MOSFET结构及其制造方法。
技术背景
[0002]随着器件越来越薄，器件关态时由带带隧穿引发的栅致漏极泄漏(GIDL)电流越来越大，它已经成为严重限制MOSFET以及FLASH存储器的问题之一。GIDL电流本身便引入了热空穴注入，它使得空穴陷落在栅氧化层中从而导致器件的不稳定性以及能导致栅氧层击穿。因此随着氧化层厚度的减小，关态氧化层的可靠性将会越来越重要，此方面已经引发了越来越多的关注。
[0003]减小GIDL的常规技术是提高栅氧化层形成的温度到大约1000°C到1100°C。提高氧化温度主要是较少衬底的表面态密度，以减少GIDL。现在的主流工艺主要是通过快速热氧化作用工艺(RTO)和现场水汽生成工艺(In-situ steam generat1n, ISSG)来生长栅氧化层。但是RTO比用氧化炉的氧化作用会导致栅氧化层更差的均匀性，这种不均匀导致器件的阈值电压变化大，这是不希望的；此外利用ISSG生长氧化层，随着器件尺寸的缩小到55nm制程以下，对GIDL电流减小的控制能力也逐渐减低。
[0004]另一种减小GIDL的技术是减小轻掺杂漏区(LDD)的浓度。由于器件尺寸减少，短沟道效应成为日渐严重的问题。LDD的主要目的是为了这种抑制短沟道效应。为了降低短沟道效应，LDD必须采用超浅结。但是为了避免驱动电流的降低，LDD的浓度也日益增强。如果采用一味降低LDD浓度的方法来减小GIDL电流，就会增加沟道区电阻，同时降低了驱动电流，让器件的性能变差。因此，一味地用减小LDD的浓度来降低GIDL电流对未来的集成电路(IC)器件也是不可取的。
[0005]因此，如何提供一种可有效减小MOS器件GIDL电流的MOS管制作方法，已成为业界亟待解决的技术问题。
【发明内容】
[0006]本发明提供了一种有效减小MOS器件GIDL电流的MOS管制作方法，有效抑制了器件的短沟道效应，提高了器件性能。具体地，本发明提供的制造方法包括以下步骤:
[0007]一种MOSFET制造方法，包括:
[0008]a.提供衬底；
[0009]b.在衬底上形成伪栅叠层；
[0010]c.在伪栅叠层两侧形成源漏扩展区；
[0011]d.在漏扩展区一侧的衬底中形成扩散阻挡区；
[0012]e.在伪栅叠层两侧形成侧墙，在侧墙两侧形成源漏区并进行退火；
[0013]f.形成覆盖源漏区的层间介质层，去除伪栅叠层以形成伪栅空位；
[0014]g.在所述伪栅空位中形成栅极叠层。
[0015]其中，所述的扩散阻挡区范围内包含漏扩展区，形成所述扩散阻挡区的杂质元素是碳，所述的扩散阻挡区的杂质浓度大于lelScm—3。
[0016]其中，形成所述的扩散阻挡区的方法是离子注入，所述离子注入的方向与衬底垂直，并使用掩膜板覆盖源端的衬底；或者，所述离子注入的角度大于α，其中tana =L / H，L为源扩展区的长度，H为伪栅叠层的厚度。
[0017]其中，退火后，所述源扩展区长度大于漏扩展区。
[0018]相应的，本发明还提供了一种MOSFET结构，包括:
[0019]衬底；
[0020]位于所述衬底上方的栅极叠层；
[0021]位于所述栅极叠层两侧衬底中的源漏区；
[0022]覆盖所述源漏区的层间介质层；
[0023]位于栅极叠层两侧边缘下方的源漏扩展区；
[0024]位于源漏区的衬底中的扩散阻挡区，
[0025]其中，所述源扩展区的长度大于漏扩展区的长度。
[0026]其中，所述扩散阻挡层位于漏区一侧的衬底中，形成所述扩散阻挡区的杂质元素是碳，所述扩散阻挡区的杂质浓度大于1018cnT3。
[0027]根据本发明提供的MOS晶体管结构，通过在漏端一侧的半导体衬底中形成扩散阻止区，来抑制在源漏扩展区形成之后，由于后续工艺中的退火等因素而引起的杂质扩散，减小了漏扩展区向栅极下方的衬底中扩散的长度，即减小了 GIDL效应作用的区域，从而有效地减小了由GIDL效应所引起的漏电流。与现有技术相比，本发明有效地抑制了短沟道效应的不良影响，降低了工艺复杂度，提高了器件性能。
【附图说明】
[0028]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显:
[0029]图1?图11为根据本发明的一个【具体实施方式】中MOSFET各个制造阶段的剖面图。
[0030]附图中相同或相似的附图标记代表相同或相似的部件。
【具体实施方式】
[0031]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0032]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0033]本发明提供了一种MOSFET结构，包括:
[0034]衬底100 ；
[0035]位于所述衬底100上方的栅极叠层600 ；
[0036]位于所述栅极叠层600两侧衬底中的源漏区102 ；
[0037]覆盖所述源漏区的层间介质层500 ；
[0038]位于栅极叠层600两侧边缘下方的源漏扩展区1laUOlb ；
[0039]位于源漏区102的衬底中的扩散阻挡区105，
[0040]其中，所述源扩展区1la的长度大于漏扩展区1lb的长度。
[0041]其中，所述扩散阻挡层105位于漏区一侧的衬底100中，形成所述扩散阻挡区105的杂质元素是碳，所述的扩散阻挡区105的杂质浓度大于lelScm—3。
[0042]半导体沟道区位于衬底的表面，其优选材料为单晶硅或单晶锗合金薄膜，其厚度为5?20nm。该区域是极轻掺杂甚至未掺杂的。在掺杂的情况下，其掺杂类型与源漏区掺杂相反。
[0043]源区和漏区分别位于栅极叠层600两侧，衬底上方的半导体层内。源区的厚度大于漏区的厚度。靠近源区一侧的沟道部分厚度大于靠近漏端一侧的沟道厚度，为1nm?60nmo
[0044]下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
[0045]首先提供衬底100，所述衬底材料可以是单质半导体，如硅、锗，也可以是化合物半导体，如氮化镓、砷化镓、磷化铟等。考虑到工艺兼容性，在本实施例中，优选的，采用硅作为衬底100的材料。
[0046]接下来，在所述衬底100上形成伪栅结构200，如图1所示。所述伪栅结构200可以是单层的，也可以是多层的。伪栅结构200可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为1nm?200nm。本实施例中，伪栅结构包括多晶硅和二氧化，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，其高度略低于侧墙10?20nm，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的伪栅叠层形成栅电极图形。硅锗沟道层101中被栅极介质层所覆盖的部分形成晶体管的沟道区。需说明地是，以下若无特别说明，本发明实施例中各种介质材料的淀积均可采用上述所列举的形成栅介质层相同或类似的方法，故不再赘述。
[0047]接下来，对伪栅结构200两侧的衬底进行掺杂，以形成源漏扩展区101a、101b，如图2所示。还可以进行Halo注入，以形成Halo注入区。其中源漏扩展区的杂质类型与器件类型一致，Halo注入的杂质类型与器件类型相反。
[0048]接下来，在所述半导体结构上淀积光刻胶，再通过曝光、显影等步骤，使其暴露出漏端一侧的半导体结构，如图3所示。接下来，对所述半导体结构进行垂直方向上的离子注入，以在漏端形成扩散阻挡区，如图3所示。形成所述扩散阻挡区的元素为碳，由于碳是中性杂质，在漏扩展区中注入碳之后不会影响漏区的载流子浓度，但却大大提高了漏区一侧的杂质浓度，从而增大了载流子扩散时受到的散射频率，有效地减小了漏扩展区中载流子的扩散长度。具体的，所述的扩散阻挡区105的杂质浓度大于lelScm—3。离子注入完成后的器件结构剖面图如图4所示。
[0049]可选的，在形成扩散阻挡区105时，也可使用伪栅叠层作为掩膜代替光刻胶，通过倾斜的离子注入的方法实现碳的注入。具体的，如图5所示，离子注入的最小角度为α，其中tana =L / H，L为源扩展区1la的长度，H为伪栅叠层200的厚度