一种mosfet结构及其制造方法
【技术领域】
[0001]本发明涉及一种MOSFET结构及其制造方法。更具体而言，涉及一种用于降低关态漏电流的MOSFET结构及其制造方法。
技术背景
[0002]在MOSFET结构中，为了增强栅对沟道的控制能力，更好的抑制短沟道效应，希望沟道部分越窄越好。然而，在沟道厚度小于1nm以后，由于载流子迁移率随着沟道厚度的减小而降低，器件性能会受到较严重的影响，特别地，在靠近源端的沟道部分所受影响尤为严重，而在漏端，由于高场饱和作用的影响，沟道宽度对迁移率的影响不起主要作用。
[0003]漏端感应势鱼降低效应(Drain Induct1n Barrier Lower)是短沟道器件中存在的一种非理想效应，即当沟道长度减小，源漏电压增加而使得源区和漏区PN结耗尽区靠近时，沟道中的电力线可以从漏区穿越到源区，并导致源端势垒高度降低，从而使源区注入沟道的载流子数目增加，漏端电流增大。随着沟道长度的进一步减小，DIBL的影响越来越严重，使晶体管阈值电压降低，器件电压增益下降，同时也限制了超大规模集成电路集成度的提闻。
[0004]因此，如何提供一种可有效减小MOS器件DIBL电流的MOS管制作方法，已成为业界亟待解决的技术问题。
【发明内容】
[0005]本发明提供了一种有效减小DIBL电流的MOSFET制作方法，有效抑制了器件的短沟道效应，提高了器件性能。具体地，本发明提供的制造方法包括以下步骤:
[0006]a.提供衬底、伪栅叠层、外延保护层以及牺牲侧墙；
[0007]b.用掩膜板覆盖伪栅叠层及其一侧的衬底，在衬底上形成空位；
[0008]c.在所述半导体结构上逐层生长半导体层，以填充空位；
[0009]d.去除所述外延保护层以及牺牲侧墙，在所述半导体结构上依次形成源漏扩展区、侧墙、源漏区以及层间介质层；
[0010]e.去除伪栅叠层以形成伪栅空位，在所述伪栅空位中依次沉积栅极介质层、功函数调节层和栅极金属层。
[0011]其中，优选的，所述空位位于源端一侧的衬底上，形成所述空位的方法是各向异性刻蚀与各向同性刻蚀的组合。
[0012]其中，所述空位与伪栅叠层重叠的长度L小于或等于伪栅叠层宽度。
[0013]其中，所述半导体层的禁带宽度从靠近源端一侧到至靠近漏端一侧逐渐增大；
[0014]其中，所述半导体层的材料为硅锗；
[0015]其中，所述半导体层从靠近源端一侧到至靠近漏端一侧硅锗中硅的比例逐渐增大。
[0016]相应地，本发明还提供一种MOSFET结构，包括:
[0017]衬底；
[0018]位于所述衬底上方的栅极叠层；
[0019]位于所述栅极叠层两侧衬底中的源漏区；
[0020]覆盖所述源漏区的层间介质层；
[0021]以及位于所述栅极叠层下方及其一侧的衬底中的半导体层，其中，构成所述半导体层的材料禁带宽度沿着沟道方向从靠近源端一侧到至靠近漏端一侧逐渐增大。
[0022]其中，所述半导体层位于栅极叠层下方的长度L小于等于栅极叠层的宽度。
[0023]根据本发明所述的半导体结构，采用禁带宽度较小的硅锗代替原沟道材料硅，且通过调节硅锗材料中硅锗的比例，使沟道材料的禁带宽度从源端到漏端逐渐增加，有效地增大了漏端势垒和源端势垒之间的高度差，减小了 DIBL所引起的漏电流。同时，由于漏端一侧的半导体材料禁带宽度大于源端一侧的半导体禁带宽度，本发明还能有效的抑制GIDL效应所引起的漏电流。因此，通过本发明中的半导体结构，可以有效的减小器件漏电流，优化器件性能。
【附图说明】
[0024]通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显:
[0025]图1?图6为根据本发明的一个【具体实施方式】中MOSFET各个制造阶段的剖面图。
[0026]附图中相同或相似的附图标记代表相同或相似的部件。
【具体实施方式】
[0027]为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
[0028]下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
[0029]参见图6，本发明提供了一种MOSFET结构，包括:衬底100 ;位于所述衬底100上方的栅极叠层600 ;位于所述栅极叠层600两侧衬底中的源漏区400 ;覆盖所述源漏区的层间介质层500 ;以及位于所述栅极叠层600下方及其一侧的衬底100中的半导体层300，其中，构成所述半导体层300的材料禁带宽度沿着沟道方向从靠近源端一侧到至靠近漏端一侧逐渐增大。
[0030]半导体沟道区位于衬底的表面，其优选材料为单晶硅或单晶锗合金薄膜，其厚度为5?20nm。该区域是极轻掺杂甚至未掺杂的。在掺杂的情况下，其掺杂类型与源漏区掺杂相反。
[0031]源区和漏区分别位于栅极叠层600两侧，衬底上方的半导体层内。源区的厚度大于漏区的厚度。靠近源区一侧的沟道部分厚度大于靠近漏端一侧的沟道厚度，为1nm?60nmo
[0032]所述半导体层300位于栅极叠层600下方，其长度L小于等于栅极叠层600的宽度。采用禁带宽度渐变的材料替换原衬底材料，具体的，采用禁带宽度较小的硅锗代替原沟道材料硅，且通过调节硅锗材料中硅锗的比例，使沟道材料的禁带宽度从源端到漏端逐渐增加，有效地增大了漏端势垒和源端势垒之间的高度差，减小了 DIBL所引起的漏电流。同时，由于漏端一侧的半导体材料禁带宽度大于源端一侧的半导体禁带宽度，本发明还能有效的抑制GIDL效应所引起的漏电流。
[0033]下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
[0034]参见图1，首先提供半导体衬底100，并在所述衬底100上形成伪栅结构200。所述伪栅结构200可以是单层的，也可以是多层的。伪栅结构200可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为1nm?200nm。本实施例中，伪栅结构包括多晶硅和二氧化，具体的，采用化学汽相淀积的方法在栅极空位中填充多晶硅，其高度略低于侧墙10?20nm，接着在多晶硅上方形成一层二氧化硅介质层，形成方法可以是外延生长、氧化、CVD等。接着采用常规CMOS工艺光刻和刻蚀所淀积的伪栅叠层形成栅电极图形。硅锗沟道层101中被栅极介质层所覆盖的部分形成晶体管的沟道区。需说明地是，以下若无特别说明，本发明实施例中各种介质材料的淀积均可采用上述所列举的形成栅介质层相同或类似的方法，故不再赘述。
[0035]接下来，在所述半导体结构上形成外延保护层101，覆盖所述衬底100和伪栅叠层200。外延保护层101的作用是在后续步骤中进行外延生长时，保护漏端一侧的半导体结构上不形成生成物。具体的，在本发明中，所述外延保护层101的材料是二氧化硅，其厚度为5 ?20nmo
[0036]接下来，在栅极堆叠的侧壁上形成牺牲侧墙102，用于将栅极隔开。具体的，用LPCVD淀积40nm?80nm厚的牺牲侧墙介质层氮化娃,接着用会客技术再栅电极两侧形成宽度为35nm?75nm的氮化硅牺牲侧墙102。牺牲侧墙102还可以由氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。牺牲侧墙102可以具有多层结构。牺牲侧墙102还可以通过包括沉积刻蚀工艺形成,其厚度范围可以是1nm-1OOnmJn 30nm、50nm或80nm。
[0037]上述步骤完成之后的半导体结构剖面图如图1所示。
[0038]接下来，用掩膜板或光刻胶206覆盖伪栅叠层200及其一侧的衬底100，在衬底上形成空位102，如图2所示。具体的，在所述半导体结构上覆盖光刻胶206，并通过显影、曝光等步骤,去除位于源端一侧半导体结构上的光刻胶206，暴露出衬底100。接下来，对所述半导体结构进刻蚀行以形成空位102。所述空位102位于源端一侧的衬底上，其与伪栅叠层200重叠的长度L小于或等于伪栅叠层宽度。所述刻蚀方法是各向异性刻蚀和各向同性刻蚀的组合。在本实施例中，由于所述空位位于源端一侧的半导体结构中，因此靠近漏端的沟道中材料的禁带宽度大于靠近源端的沟道中材料的禁带宽度，可以有效地减小GIDL所引起的漏电流。
[0039]接下来，在所述半导体结构上逐层生长半导体层300，以填充空位102，如图3所示。其中，所述半导体层300的材料为硅锗，其禁带宽度从靠