接触插塞的形成方法
【技术领域】
[0001]本发明涉及半导体领域，尤其涉及接触插塞的形成方法。
【背景技术】
[0002]随着集成电路的制作向超大规模集成电路发展，集成电路内部的电路密度越来越大，所包含的元件数量也越来越多，这种发展使得晶圆表面无法提供足够的面积来制作所需的互连线。
[0003]为了满足元件缩小后的互连线需求，互连金属层的设计成为超大规模集成电路技术所通常采用的一种方法。目前，互连金属层与衬底中的器件之间的导通是通过接触插塞实现的。
[0004]现有技术中，半导体衬底上的相邻两栅极会出现共漏极的情形，在相邻两栅极共漏极的情况下，参考图1?图3，衬底上的共用漏极接触插塞的形成方法包括:
[0005]参考图1，在所述半导体衬底10上形成栅极11，栅极11两侧的半导体衬底内形成有源极12和漏极13，其中相邻两个栅极11共用漏极13。形成层间介质层14，覆盖栅极11和半导体衬底10。参考图2，在层间介质层14表面形成图案化的光刻胶(图未示)，定义共用漏极接触孔的位置和分布，以图案化的光刻胶为掩膜，对层间介质层14进行刻蚀，形成共用漏极接触孔15，共用漏极接触孔15的底部露出漏极13，此时的共用漏极接触孔15的开口尺寸上下一致。参考图3，采用钨金属填充共用漏极接触孔15形成共用漏极接触插塞16，共用漏极接触插塞16与漏极13电连接。
[0006]参考图3，相邻两个栅极11共用漏极13。而相邻两个栅极11之间的距离是固定的，因此，相对于其他源极接触孔、漏极接触孔，共用漏极接触孔15的开口尺寸不能太大，否则形成的共用漏极接触插塞16与栅极11之间距离太近，容易产生漏电流。
[0007]但是，使用现有技术形成的共用漏极位置的接触插塞性能不好，从而影响后续形成的半导体器件的性能。
【发明内容】
[0008]本发明解决的问题是现有技术中，形成的共用漏极位置的接触插塞性能不好，从而影响后续形成的半导体器件的性能。
[0009]为解决上述问题，本发明提供一种接触插塞的形成方法，包括:
[0010]提供半导体衬底，所述半导体衬底上形成有栅极，栅极两侧的衬底中形成有源极、漏极；
[0011]形成覆盖所述半导体衬底的介质层，所述介质层分为上下两部分，下部分的厚度与所述栅极的高度相等，或者，所述下部分的厚度大于所述栅极的高度预定尺寸，上部分致密度由顶层至上半部分底层逐渐增加，下部分各处的致密度相等且大于等于上部分底层的致密度；
[0012]刻蚀所述介质层形成接触孔，所述接触孔的顶部开口尺寸最大；
[0013]在所述接触孔内填充导电层，形成接触插塞，接触插塞与源极、漏极电连接。
[0014]可选的，相邻两栅极共漏极。
[0015]可选的，所述预定距离大于O埃且小于等于1000埃。
[0016]可选的，所述介质层的材料为氧化硅。
[0017]可选的，采用常压化学气相沉积工艺，形成所述介质层上部分，其中反应气体包括SiH4和N2O,反应过程中SiH4与N2O流量比由1:5增加至1:20,反应温度为280?520°C，射频功率为294?546W，沉积电压为1.89?3.5ITorr0
[0018]可选的，所述介质层上部分的形成方法包括:在所述介质层下部分表面沉积形成子介质层，并对所述子介质层进行等离子体处理；循环在所述介质层下部分表面沉积形成子介质层，并对所述子介质层进行等离子体处理的步骤，依次形成若干子介质层，上述子介质层堆叠形成致密度逐渐减小的介质层上部分。
[0019]可选的，所述子介质层的厚度范围为20埃?100埃。
[0020]可选的，采用常压化学气相沉积工艺形成所述子介质层，其中反应气体包括正硅酸乙酯、SiH4中的一种或两种，以及O2或O3中的一种或两种，反应温度为700?1000°C。
[0021]可选的，所述等离子体处理为氧等离子体处理，采用的气体为O2或O3，其中，O2或O3的流量范围为50?500sccm，等离子体处理的时间为5?60s，射频功率为30?1000W。
[0022]可选的，保持氧等离子体处理的时间不变，随子介质层与介质层下部分的距离增加而提闻所述氧等尚子体处理的射频功率。
[0023]可选的，循环上述工艺步骤的次数为5?30。
[0024]可选的，所述介质层下部分的形成方法为常压化学气相沉积工艺，工艺参数包括:
[0025]反应气体包括SiH4和N2O,反应过程中SiH4与N2O流量比为1:5，反应温度为280?520°C，射频功率为294?546W，沉积电压为1.89?3.51Torr。
[0026]可选的，刻蚀所述介质层形成接触孔的方法包括:
[0027]在所述介质层的顶部形成图案化的掩膜层；
[0028]以所述图案化的掩膜层为掩膜，采用各向异性等离子刻蚀的方法刻蚀所述介质层，形成开口尺寸上下一致的接触孔；
[0029]采用各向同性等离子刻蚀或湿法腐蚀的方法刻蚀所述开口尺寸上下一致的接触孔，形成所述顶部开口尺寸最大的接触孔。
[0030]可选的，所述各向异性等离子刻蚀的工艺为:
[0031]刻蚀气体包括主刻蚀气体和辅助刻蚀气体，所述主刻蚀气体包括CxFy气体，所述辅助刻蚀气体包括02，H2, Ar，N2, CxHyFz中的一种或多种气体，激发功率100?5000W，偏置功率O?500W，刻蚀气体总流量为10?lOOOOsccm。
[0032]可选的，应用所述湿法腐蚀的湿法腐蚀剂为氢氟酸溶液，反应温度为20?100°C。
[0033]与现有技术相比，本发明的技术方案具有以下优点:
[0034]刻蚀介质层形成接触孔，所述接触孔的顶部开口最大，因此，该开口的深宽比有所减小，在深宽比减小的开口内填充导电层形成的接触插塞的过程中不会产生空气隙，从而使得后续形成的接触插塞的阻值减小和减小后续形成的接触插塞内的电迁移现象。另外，该接触孔在介质层下部分的开口等于或小于在介质层上部分底层的开口尺寸，且接触孔在介质层下部分的开口尺寸相等，可以保证该接触孔与两侧相邻的栅极之间的距离，避免在该接触孔形成的接触插塞与两侧相邻的栅极之间的距离过大而出现漏电现象。
【附图说明】
[0035]图1?图3是现有技术中形成共用漏极接触插塞的剖面结构示意图；
[0036]图4?图7是本发明具体实施例中形成共用漏极接触插塞的剖面结构示意图。
【具体实施方式】
[0037]现有技术中，形成的源极接触插塞性能不好的原因如下:
[0038]参考图2，相对于互连金属层与互连金属层之间的通孔来说，共用漏极接触孔15的高度至少等于栅极11的高度和该栅极接触孔的高度和，这样，共用漏极接触孔15的高度远比连通相邻两互连金属层的通孔高度大，因此，相对于互连金属层与互连金属层之间的通孔、其他源极接触孔和漏极接触孔来说，共用漏极接触孔15的深宽比大。参考图3，在如此大深宽比的共用漏极接触孔15内填充钨金属层形成的共用漏极接触插塞16的内部会有空气隙17。空气隙17的存在一方面会增加共用漏极接触插塞16的电阻；另一方面，空气隙17使金属原子在共用漏极接触插塞16内部移动，形成电迁移。因此，现有技术形成的接触插塞16的性能不好，从而影响后续形成的半导体器件的性能。
[0039]为解决上述技术问题，本发明提供了一种接触插塞的形成方法。
[0040]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。具体如下:
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