抑制爬电现象的半导体器件及制备方法
【技术领域】
[0001]本发明一般涉及一种半导体器件，更确切的说，本发明旨在提供一种优化电气间隙和增加电压爬电距离(Creep-age distance)的功率半导体器件及其制备方法，以在半导体器件的端子间获得较佳的电气安全距离。
【背景技术】
[0002]在传统的功率半导体器件中，各个引脚间通常流过大电流或施加有高电压，而且伴随着主流技术的发展，往往需要充分缩减器件的尺寸以符合轻巧化的要求，与之相应的负面效应是，彼此间靠得非常近的引脚周围的绝缘材料很容易被电极化，致使绝缘材料呈现带电现象，影响器件的正常运行，严重的情况会带来安全隐患，特别是在潮湿或粉尘的恶劣环境下，爬电现象愈趋于严重。在北美的电器产品安全标准里，常用ANSI/UL标准进行评估，电气安全距离是电气产品安全标准很重要的一个结构审查环节。基于抑制爬电现象的考虑，电气间隙或爬电距离等参数的控制显得尤为重要。
[0003]图1A展示了常规T0-220器件，功率器件的用于支撑功率MOSFET芯片的金属安装基座连同芯片都被完全密封在塑封体10内，引脚11?13和散热片14都裸露在封装体10之外，引脚11、13 —般是独立的而与金属安装基座断开，分别作为栅极和源极接触端子，中间的引脚12通常连接在基座上作为漏极端子，引脚11?13等距离平行排列。问题就在于，引脚11?13相互间靠得过近而导致它们之间的爬电距离不符和高压条件下的要求，例如引脚12的沿长度方向的对称中心线与引脚11或13的沿长度方向的对称中心线之间的距离大体上为2.54_，而引脚12最靠近塑封体的部分与引脚11 (或13)最靠近塑封体的部分之间的最窄的距离仅仅约为1.27mm，这样的引脚距离很容易诱发爬电现象。为了克服这个问题，美国专利申请US6255722B1提出了一种方案，如图1B所示，在中间引脚24与它两侧的两个引脚23、25之间的塑封体60的侧面上形成有细槽70、71，虽然引脚23?25中任意两者间的物理间距没有明显变化，但是细槽70相当于拉开了引脚23、24之间的爬电距离，细槽71相当于拉开了引脚24、25之间的爬电距离。在另一些增加爬电距离的文献中，例如美国专利申请US6291262B1，不仅将塑封体50位于两个引脚38之间的侧壁中形成槽体(如图1C-1的俯视图)，还将中间的一个引脚44与该两个两侧的引脚38分别设置在不同的平面(如图1C-2侧视图)，也可以实现爬电距离的调整。
[0004]以上文献所涉及的方法，在改变爬电距离的效果上非常有限，尤其是高电压施加在漏极或源极引脚上时，根本无法抑制恶劣环境下的爬电现象。本发明正是基于此点，而更有效的抬升爬电距离来抑制这种负面效应。
【发明内容】
[0005]在本发明提供的一种功率半导体器件中，包括:带有一基座和多个引脚的一芯片安装单元，并排设置的多个引脚位于基座的一侧缘附近，多个引脚中的第一引脚连接在基座上而第二、第三引脚与基座断开，第二、第三引脚各自靠近基座的一端均有一键合区，第二引脚邻近第一和第三引脚并且第一、第二和第三引脚间以非等距离排列的方式设置；一粘贴于基座的芯片，设于芯片背面的第一电极通过导电材料电性连接于基座，设于芯片的与背面相对的一正面的第二、第三电极通过导电结构分别电性连接于第二、第三引脚各自的键合区上；将基座、芯片、导电结构、以及第二、第三引脚的键合区予以包覆的一塑封体，塑封体包括一个沿着第一、第二和第三引脚中之一的长度方向延伸的塑封延伸部。
[0006]上述的功率半导体器件，其中可设置第三引脚到第二引脚间的距离比第一引脚到第二引脚间更近。
[0007]上述的功率半导体器件，其中第二引脚的一个邻近第三引脚的侧缘与第三引脚的一个邻近第二引脚的侧缘平行延伸，第二引脚的该侧缘沿第二引脚的长度方向从塑封体内部延伸到塑封体外部。
[0008]上述的功率半导体器件，塑封延伸部沿着第二、第三引脚的长度方向延伸。
[0009]上述的功率半导体器件，第二引脚的邻近第一引脚的侧缘包括一个角部，向第一引脚和基座靠近。
[0010]上述的功率半导体器件，其中设置第一引脚到第二引脚间的距离比第三引脚到第二引脚间更近。
[0011]上述的功率半导体器件，第二引脚的一个邻近第一引脚的侧缘与第一引脚的一个邻近第二引脚的侧缘平行延伸，第二引脚的该侧缘沿第二引脚的长度方向从塑封体内部延伸到塑封体外部。
[0012]上述的功率半导体器件，塑封延伸部沿着第一、第二引脚的长度方向延伸。
[0013]上述的功率半导体器件，第二引脚的邻近第三引脚的一个侧缘包括一个角部，向第三引脚和向基座靠近。
[0014]上述的功率半导体器件，芯片为MOSFET或IGBT，第一电极是漏极以及芯片正面的第二、第三电极包括源极和栅极。
[0015]在本发明提供的一种功率半导体器件的封装方法中，包括以下步骤:提供具多个芯片安装单元的一引线框架，芯片安装单元具有一个基座和多个引脚，并排设置的多个引脚位于基座的一侧缘附近，多个引脚中第一引脚连接于基座而第二、第三引脚与基座断开，在第二、第三引脚靠近基座的一端各设有一个键合区，其中第二引脚邻近第一和第三引脚，第一、第二和第三引脚间以非等距离的方式设置；将芯片粘附在基座上，使设置在芯片背面的第一电极通过导电材料电性连接于基座；利用导电结构将芯片正面的多个电极一对一的电性连接于与基座断开的多个引脚各自的靠近基座的键合区上；形成塑封体，将基座、芯片、导电结构、及与基座断开的每个引脚的键合区予以包覆，塑封体包括至少一个沿着第一、第二和第三引脚中之一的长度方向延伸的塑封延伸部；切割引线框架，将各芯片安装单元分离下来。
[0016]上述方法，设置第三引脚比第一引脚更靠近第二引脚。
[0017]上述方法，第二引脚的一个邻近第三引脚的侧缘与第三引脚的一个邻近第二引脚的侧缘平行延伸，沿着第二引脚的长度方向从塑封体内部延伸到塑封体外部。
[0018]上述方法，塑封延伸部沿着第二、第三引脚的长度方向延伸。
[0019]上述方法，第二引脚邻近第一引脚的侧缘包括一个角部，向第一引脚和向基座靠近。
[0020]上述方法，第一引脚比第三引脚更接近第二引脚。
[0021]上述方法，第二引脚的一个靠近第一引脚的侧缘与第一引脚的靠近第二引脚的一个侧缘平行延伸，沿着第二引脚的长度方向从塑封体内部延伸到塑封体外部。
[0022]上述方法，塑封延伸部沿着第一和第二引脚的长度方向延伸。
[0023]上述方法，其中所述第二引脚邻近第三引脚的一个侧缘包含一个角部，向第三引脚和向基座靠近。
[0024]上述方法，芯片为MOSFET或IGBT，第一电极为漏极，设于芯片正面的第二、第三电极包括源极和栅极。
[0025]本领域的技术人员阅读以下较佳实施例的详细说明，并参照附图之后，本发明的这些和其他方面的优势无疑将显而易见。
【附图说明】
[0026]参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
[0027]图1A为典型的T0-220系列的封装形式。
[0028]图1B为美国专利申请US6255722B1揭示的增加爬电距离的方案。
[0029]图1C-1至1C-2为美国专利申请US6291262B1揭示的增加爬电距离的方案。
[0030]图2是本发明的引线框架的俯视图。
[0031]图3A?3B是引线框架所