抵消硅穿孔所引发基板应力的结构及方法
【技术领域】
[0001]本发明涉及集成电路装置以及制造的方法，更详而言之，涉及具有基板穿孔(TSV)的电路结构以及其制造方法。
【背景技术】
[0002]近年来，现代化、超高密度集成电路的特征在尺寸上稳定地缩小，去努力增进电路的整体速度、效能以及功能。因此，由于各种电子组件(例如晶体管、电容器、二极体等等)的积体密度有显著且不断的改善，故半导体工业持续经历极大的成长。这些改善主要是来自于对于缩减组件的临界尺寸(例如，最小特征尺寸)持续且成功的努力，进而直接促使工艺设计师能够将越来越多的组件整合进半导体晶片的给定区域。
[0003]集成电路设计中的改善基本上一直是二维(2D)的；也就是说，改善主要是关于半导体晶片的表面上的电路布局。然而，当装置特征持续积极地缩放(scaled)时，更多半导体组件被放置在单一晶片的表面上，电路功能性所必需的电性互连件的所需数量显著地增加，导致整体电路布局变得越来越复杂及密集。此外，即使改善光微影工艺让2D电路设计的积体密度显著增加，特征尺寸的单纯缩减正急速接近目前仅用二维可达到的极限。
[0004]随着单一晶片上的电子元件数量快速增加，已针对某些半导体装置使用三维(3D)集成电路布局、或是堆迭晶圆设计，以力求克服与2D布局相关联的特征尺寸以及密度限制。典型地，在3D集成电路设计中，两个或多个半导体晶粒(dies)接合在一起，并且在每个晶粒间形成电性连接。一种促成晶片至晶片电性连接的方法为藉由使用所谓基板穿孔(TSV)或是硅穿孔的方法。TSV为通过硅晶圆或晶粒的垂直电性连接，其允许垂直排列的电子元件的互连更为简化，从而显著降低集成电路布局的复杂性，以及缩减多晶片电路的整体尺寸。其中与由3D集成电路设计所致能的互连技术有关的某些优势包括加速资料交换、减少功率消耗以及更高的输入/输出电压密度。然而，举例来说，由于基板穿孔导体与基板材料之间的热膨胀系数不匹配所需，所以其中一个缺点为需要排除区域(keep-out zone；KOZ)邻近基板穿孔。
【发明内容】
[0005]在一态样中，透过提供一种方法来克服先前技术的缺点并且提供额外优点，该方法包括:形成具有基板穿孔(TSV)以及邻近该基板穿孔的减少的装置排除区域(KOZ)的结构。该形成包括:在该结构的该基板内设置该基板穿孔；以及提供应力补偿层在被选择并配置成提供所需的补偿应力的该基板之上，以减低由于在该基板内存在有该基板穿孔所引起的在该基板内的应力。
[0006]在另一态样，提供一种结构，包括:基板；基板穿孔(TSV)，其延伸通过该基板；装置，其配置邻近于该基板穿孔而不具有配置在该基板穿孔与该装置之间的热应力需求和排除区域；以及应力补偿层，其在该基板之上。该应力补偿层提供所需的补偿应力，以抵消在该基板中邻近于该基板穿孔的热引发应力，以及藉此消除任何对于该基板穿孔与该装置之间的热应力需求和排除区域的需要。
[0007]通过本发明的技术实现额外的特征以及优点。本发明其他的实施例以及态样在本文中会详细描述并且被认为是本发明权利要求书的一部分。
【附图说明】
[0008]特别指出本发明的一个或多个态样并且在本说明书的结尾清楚地请求保护作为权利要求书中的范例。从下列实施方式配合随附图式，前述以及本发明的其他目的、特征以及优点将变得显而易见，其中:
[0009]图1A至图1F是根据本发明的一个或多个态样图示说明用于形成具有基板穿孔(TSV)的电路结构的一个工艺流程；
[0010]图2A是电路结构的部分平面图，其具有基板穿孔以及习知将该基板穿孔与装置区域分开的装置排除区域(KOZ)，并且将根据本发明的一个或多个态样而被修改；
[0011]图2B是图1F的电路结构的前视图，其具有图2A的该装置排除区域，显示为将该基板穿孔与该装置区域分开，并且将根据本发明的一个或多个态样而被修改；
[0012]图2C是I?的改变与装置排除区域尺寸之间关系的典型图形描述；
[0013]图3A是根据本发明的一个或多个态样描述一种修改的电路结构，其中，在该结构的该基板穿孔与一个或多个邻近装置之间的该装置排除区域被减少、或甚至消除；
[0014]图3B是根据本发明的一个或多个态样的一种电路结构的替换实施例的前视图，其具有已减少或消除的装置排除区域；
[0015]图3C是根据本发明的一个或多个态样描述图3B的电路结构，并图示说明在该电路结构内的热引发应力，其中，一个或多个电路结构被设计成平衡在该基板内因为存在有该基板通孔所产生的热引发应力；以及
[0016]图4A至图4F是根据本发明的一个或多个态样部分地图示说明用于形成具有一个或多个基板穿孔(TSV)以及应力补偿层的电路结构的中段工艺(middle-of-line)流程。
[0017]符号说明
[0018]100 晶圆100’ 结构
[0019]100” 基板10f 正面
[0020]10b 背面101 基板
[0021]1la 绝缘层 1lt 虚线
[0022]102 装置层 103 电路元件
[0023]104 接触结构层104a ILD层
[0024]105 接触穿孔 106 导电线路
[0025]107 硬掩模层 108 光阻掩模层
[0026]108a 开口109 蚀刻工艺
[0027]110 TSV 开口 IlOw 宽度
[0028]IlOd 深度IlOs 侧壁表面
[0029]IlOb 底部表面 107u 上表面
[0030]111 隔离层Illb 沉积厚度
[0031]IllL沉积厚度 Illt沉积厚度
[0032]IllU沉积厚度112阻障层
[0033]113 导电接触材料113b覆盖层
[0034]120TSV131 沉积工艺
[0035]132沉积工艺133沉积工艺
[0036]140 平面化工艺200装置排除区域
[0037]301氧化物层302氮化物层
[0038]303TEOS层304接触结构层
[0039]307应力补偿层400结构
[0040]400’结构401 基板
[0041]402 主动区域403氧化物以及氮化物层
[0042]404TEOS层407应力补偿层
[0043]407’应力补偿层408氮化物层
[0044]410 阻剂层411 开口
[0045]411’基板穿孔开口412导电材料
[0046]412’TSV。
【具体实施方式】
[0047]以下参考随附图式中所示的非限制范例，更完整说明本发明的态样以及某些特征、优点以及其细节。将省略关于众所皆知的材料、制造工具、加工技术等等的描述以免不必要的模糊本发明于细节中。然而，应理解到，在表示本发明的态样时，其实施方式及特定范例仅作例示用，并不作为限制之用。根据本揭露内容，在基本发明概念的精神及/或范围内的各种替换、修改、添加及/或配置对于本领域技术人士将是显而易见的。
[0048]基板穿孔(TSV)可被整合至实际上任何半导体装置制造的阶段，包括先穿孔(via-first)、中段穿孔(via-middle)以及后穿孔(via_last)方法。目前，大部分的整合发展已趋向集中在半导体晶粒的主动区域内形成TSV(例如，中段穿孔以及后穿孔方案)。图1A至图1F中说明一个依据中段穿孔方法形成TSV的工艺，其中，所述TSV在晶体管以及接触元件形成之后形成。
[0049]图1A是描述根据本发明的一个或多个态样，用于形成TSV的中段穿孔整合方案的其中一个范例的横截面示意图。如图1A所示，半导体晶片或晶圆100可包括基板101，其可表示任何合适的载体材料，在其之上可形成半导体层102。此外，多个示意描绘的主动及/或被动电路元件103 (例如晶体管、电容器、电阻器等等)可形成在半导体层102中或半导体层102上，其中，半导体层102也可称作装置层102。根据晶圆100的整体设计策略，在某些实施例中，基板101可具有或可以是实质结晶基板材料(例如硅块)，而在其他实施例中，基板101可基于绝缘体上覆硅(SOI)结构而形成，其中，埋入绝缘层1la可设置在装置层102下方。应了解到，除了用于建立电路元件103的必要的主动区域导电性类型的适当掺质种类之外，即使包括实质硅基材料层，该半导体/装置层102仍可包括其他半导体材料，例如锗、碳等等。
[0050]图1A也说明接触结构层104，其可形成在装置层102上方以提供电路元件103以及金属层或系统(未图示)之间的电性互连，该金属层或系统将在后续的加工步骤期间被形成在装置层102上方。举例来说，一个或多个层间介电(ILD)层104a可形成在装置层102上方，以便电性隔离个别的电路元件103。ILD层104a可包括，举例来说，二氧化硅、氮化硅、氮氧化硅等等，或是这些常用的介电材料的组合。之后，ILD层104a可被图案化(patterned)以形成多个穿孔开口，每个穿孔开口可用合适的导电材料，例如钨、铜、镍、银、钴等等(以及其合金)填充，从而形成接触穿孔105。此外，在一些实施例中，一个或多个沟槽开口也可形成在一个或多个上述穿孔开口之上的ILD层104a中。之后，依据特定的加工参数，形成在ILD层104a中的任何沟槽可在一般的沉积步骤中以例如上述指出用于接触穿孔105的类似的导电材料填充，从而形成可能由装置需求所需的导电线路106。
[0051]如图1A所示，在某些实施例中，硬掩模(hardmask)层107可在光阻掩模层108的灰化工艺期间作用为下方层的保护层，之后可形成在接触结构层104上方。硬掩模层107可包括介电材料，其具有蚀刻选择性相对于至少包括ILD层104a的上表面部分的该材料，例如氮化娃(SiN)、氮氧化娃(S1N)、碳化娃(SiC)、碳氮化娃(silicon carbonitride)(SiCN)等等。在一些说明实施例中，藉由基于本领域众所皆知的参数执行合适的沉积工艺，例如化学气相沉积(CVD)工艺