半导体结构及其制造方法
【技术领域】
[0001] 本发明涉及半导体结构及其制造方法。
【背景技术】
[0002] 半导体集成电路（1C)工业已经经历了快速发展。由于晶体管尺寸的减小，所以， 随着栅极长度的减小，栅极氧化物的厚度必须减小来维持性能。然而，为了减少栅极泄露， 在保持与通过用于更大的技术节点的典型栅极氧化物所提供的相同的有效厚度的同时，使 用允许更大物理厚度的高介电常数（高k)栅极绝缘层。
[0003] 另外，在一些1C设计的过程中，由于技术节点的缩小，期望用金属栅（MG)电极来 替换典型的多晶硅栅电极，以通过减小部件尺寸来改善器件性能。形成MG电极的一种工艺 被称为"最后"制造最终的金属栅电极的"栅极最后"工艺，从而允许减少在形成栅极之后 必须执行的后续工艺（包括高温处理）的数量。
[0004] 然而，由于诸如材料的不可兼容性、复杂工艺、以及热预算的各种因素，当将高k/ 金属栅极部件集成在CMOS技术工艺流程中时，会产生问题。因此，为了要实现这些进步，需 要在1C处理和制造方面有类似的发展。
【发明内容】
[0005] 为解决现有技术中存在的问题，根据本发明的一个方面，提供了一种制造半导体 结构的方法，包括：提供衬底；在所述衬底上形成金属栅极结构；将第一介电层设置在所述 衬底上；将第二介电层设置在所述金属栅极结构和所述衬底上方；在所述第二介电层中执 行第一蚀刻，从而形成开口，以暴露所述金属栅极结构中的金属材料的顶面；在所述第一介 电层中执行第二蚀刻，从而形成开口，以暴露所述衬底的硅化物区；以及在形成的所述开口 中执行湿蚀刻，以从所述顶面去除所述金属材料的一部分，从而在所述介电材料下方形成 横向凹槽。
[0006] 根据本发明的一个实施例，所述衬底的所述硅化物区暴露于所述湿蚀刻的溶液之 下。
[0007] 根据本发明的一个实施例，该方法进一步包括：使含氮或氢的气体流入在所述第 一蚀刻和所述第二蚀刻的过程中形成的所述开口中。
[0008] 根据本发明的一个实施例，该方法进一步包括：对所述金属材料的顶面执行氧处 理。
[0009] 根据本发明的一个实施例，利用包括NH3和H202的溶液执行所述湿蚀刻。
[0010] 根据本发明的一个实施例，该方法进一步包括：利用导电材料填充在所述第一蚀 刻和所述第二蚀刻的过程中形成的所述开口和所述横向凹槽。
[0011] 根据本发明的一个实施例，在约5秒至约180的时间段内执行所述湿蚀刻。
[0012] 根据本发明的另一方面，提供了一种制造半导体结构的方法，包括：提供衬底；在 所述衬底上形成金属栅极结构，其中，所述金属栅极结构包括：高k介电层、势垒层、功函 层、以及金属填充层；执行第一蚀刻以形成开口，从而暴露出所述金属填充层的表面；在所 述开口中执行氧处理；在所述开口中执行湿蚀刻，从而在所述表面下方形成凹槽；以及将 导电材料填充在所述开口中，以形成接合在所述金属栅极结构上的倒T形导电塞。
[0013] 根据本发明的一个实施例，该方法进一步包括对所述金属填充层的表面执行氧处 理，从而在所述金属填充层上形成所述金属填充层的氧化物。
[0014] 根据本发明的一个实施例，该方法进一步包括在所述衬底上形成硅化物区。
[0015] 根据本发明的一个实施例，该方法进一步包括形成开口以暴露出所述硅化物区。
[0016] 根据本发明的一个实施例，该方法进一步包括在所述衬底上形成虚拟栅极并且用 所述金属栅极结构替换所述虚拟栅极。
[0017] 根据本发明的又一方面，提供了一种半导体结构，包括：衬底；金属栅极，包括金 属填充层并设置在所述衬底上方；介电材料，位于所述金属填充层上方并且将所述金属填 充层与所述介电材料上方的导电线路间隔开；以及导电塞，纵向延伸穿过所述介电材料并 且沿着横向方向终止于所述金属填充层内的横向侵蚀部，所述横向方向基本垂直于所述导 电塞的纵向方向。
[0018] 根据本发明的一个实施例，该半导体结构进一步包括介于所述介电材料和所述金 属填充层之间的所述金属填充层的氧化物。
[0019] 根据本发明的一个实施例，所述金属填充层的氧化物位于所述横向侵蚀部上。
[0020] 根据本发明的一个实施例，所述横向侵蚀部关于所述导电塞对称。
[0021] 根据本发明的一个实施例，所述横向侵蚀部具有与所述金属填充层界面连接的圆 角端。
[0022] 根据本发明的一个实施例，所述导电塞纵向延伸到所述金属填充层中，延伸深度 在约0? 5nm至约15nm的范围内。
[0023] 根据本发明的一个实施例，所述横向侵蚀部沿着所述横向方向的宽度小于约 50nm〇
[0024] 根据本发明的一个实施例，所述衬底包括鳍结构并且所述金属栅极设置在所述鳍 结构上。
【附图说明】
[0025] 当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各方面。应 该强调的是，根据工业中的标准实践，各种部件没有按比例绘制。实际上，为了讨论清晰起 见，各种部件的尺寸可以任意地增大或减小。
[0026] 图1是根据本发明的一些实施例的半导体结构。
[0027] 图2A是根据本发明的一些实施例的半导体结构。
[0028] 图2B是根据本发明的一些实施例的图2A的俯视图。
[0029] 图2C是根据本发明的一些实施例的图2A的俯视图。
[0030] 图3A是根据本发明的一些实施例的半导体结构。
[0031] 图3B是根据本发明的一些实施例的半导体结构。
[0032] 图4是根据本发明的各个方面的用于制作具有倒梯形导电塞的半导体结构的方 法的流程图。
[0033] 图5A至图5S分别是根据本发明的各个方面的与制造方法的操作阶段相对应的半 导体结构。
[0034]在各个附图中，相同的参考标号指代相同的元件。
【具体实施方式】
[0035] 在以下详细的描述中，为了更全面地理解本发明，阐述了多个具体细节。然而，本 领域的技术人员应该理解，没有这些具体细节也可以实践本发明。在其他情况下，为了不模 糊本发明，没有详细描述众所周知的方法、程序、部件和电路。应该理解，以下
【发明内容】
提供 了用于实现各实施例的不同特征的多个不同实施例或实例。以下描述了部件和布置的具体 实例以简化本发明。当然，这些仅是实例，并不旨在限制本发明。
[0036] 此外，应该理解，仅简要地描述了器件的若干处理步骤和/或部件。此外，在仍然 实施权利要求的同时，可以添加附加的工艺步骤和/或部件并且可以去除或改变以下工艺 步骤和/或部件中的一些。因此，以下描述应该理解为仅表示实例，并且不旨在建议要求一 个或多个步骤或部件。
[0037] 另外，本发明可以在各个实例中重复参考标号和/或字母。该重复是为了简化和 清楚的目的并且其本身并不表示所讨论的各个实施例和/或配置之间的关系。
[0038] 在半导体领域中，接触电阻是介于导电塞和导电塞接合的表面之间的面电阻的测 量值。对于半导体器件而言，接触电阻是测量器件性能的关键参数之一。为了交付短时延 和低功耗的最终成品，优选低接触电阻。
[0039] 本发明中，提供一种新的接触设计，以改善导电塞和金属栅极之间的接触电阻。在 新的接触设计中，将倒T形导电塞设计为与金属栅极接触。倒T形导电塞在金属栅极中横 向延伸，以增大与金属栅极的欧姆接触表面。因此，除了底面以外，还通过金属栅极来环绕 倒T形导电塞的侧壁部，使得器件具有较低的接触电阻。
[0040] 在新的接触设计中，对金属栅极的顶面进行湿蚀刻，以形成凹槽。在凹槽中填充导 电材料之前，去除碎片和其他电绝缘缺陷，从而生长倒T形导电塞。而且，通过将新的接触 设计引入晶圆级工艺，改善了晶圆内的接触电阻均匀性。
[0041] 图1是根据本发明的一些实施例的半导体结构10。半导体结构10包括设置在衬 底100上的栅极结构105。在一些实施例中，半导体结构10是半导体器件中的单位晶体管。 掺杂设置在栅极结构105下方的衬底100,以在操作单位晶体管时，用作载流子感应的掩埋 沟道107。基于在掩埋沟道107中所感应的主要载流子，半导体结构10可以被配置为各种 类型的晶体管，诸如NM〇S、PMOS等。在图1中，NM0S用作示出本发明的一些实施例的实例， 然而，其与PM0S或其他类型的晶体管的区别不应被视为限定。而且，在一些实施例中，在诸 如FIN的各种衬底结构上构建半导体结构10,以形成金属栅极FINFET。
[0042] 掺杂掩埋沟道107上方的栅极结构105根据施加在其上的电压来控制掩埋沟道 107中所感应的主要载流子浓度。导电塞125被设计为在导电线路138和栅极结构105之 间传导电流，因此在其上施加电压。对于如图1所示的一些实施例，导电塞125是包括势垒 层125-1和塞125-2的复合结构。然而，在本发明中，势垒层125-1和塞125-2被统称为导 电塞125。介电层130,也被称为第一介电层，设置在衬底100上并且将栅极结构105与半 导体结