势垒层结构及方法
【技术领域】
[0001]本发明涉及半导体领域，更具体地，涉及势垒层结构及方法。
【背景技术】
[0002]由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度的不断提高，半导体工业经历了快速的发展。在大多数情况下，这种集成度的提高源自最小部件尺寸的不断减小，这允许将更多组件集成到给定区域中。随着近年来对甚至更小电子器件需求的增长，对更小且更具有创造性的半导体管芯的封装技术的需求也随之增长。
[0003]随着半导体技术的发展，为了进一步减小半导体器件的物理尺寸，出现了晶圆级芯片规模的封装结构以作为有效的替代。在晶圆级芯片规模的封装结构中，有源器件(诸如晶体管等)形成于晶圆级芯片规模的封装结构的衬底的顶面处。包括互连结构的各种金属化层形成于衬底上方。半导体器件的互连结构可以包括多个横向互连件(诸如金属线)和多个垂直互连件(诸如通孔、插塞等)。通过介电层将金属化层的金属线间隔开。沟槽和通孔形成于介电层中以在金属线之间提供电连接。半导体器件的各种有源电路可以通过各种由垂直和横向互连件形成的导电沟道连接至外部电路。
[0004]金属线和通孔可以由铜形成。为了防止铜扩散到周围的材料内，使用势垒层环绕金属线和通孔。随着工艺节点的进一步缩小，通孔的尺寸也随之减小。减小的通孔尺寸需要薄的势垒层。然而，已经发现沿通孔的侧壁和底部沉积的势垒层的厚度可能影响通孔的电特性，诸如接触电阻。
【发明内容】
[0005]为解决上述问题，本发明提供了一种装置，包括:导线，形成于衬底上方；介电层，形成于导线上方；开口，形成于介电层中；以及多层势垒，沿着开口的侧壁和底部形成，其中，多层势垒包括:第一势垒层，沿着开口的侧壁和底部形成，其中，第一势垒层的底部的杂质浓度高于第一势垒层的上部的杂质浓度；第二势垒层，形成于第一势垒层上方，其中，第二势垒层的底部的杂质浓度高于第二势垒层的上部的杂质浓度；第三势垒层，形成于第二势垒层上方，其中，第三势垒层的底部的杂质浓度高于第三势垒层的上部的杂质浓度；第四势垒层，形成于第三势垒层上方，其中，第四势垒层的底部的杂质浓度高于第四势垒层的上部的杂质浓度。
[0006]其中:多层势垒的厚度为约250埃。
[0007]其中:导线由铜形成。
[0008]该装置进一步包括:形成于开口中的导电插塞。
[0009]其中:导电插塞由钨形成。
[0010]该装置进一步包括:形成于多层势垒上方的晶种层。
[0011]其中:介电层是金属间介电层。
[0012]此外，还提供了一种方法，包括:在衬底上方形成导线；在导线上方沉积介电层；在介电层中形成插塞开口 ；在插塞开口的表面上方沉积第一势垒层；对第一势垒层施加第一等离子体处理工艺；在第一势垒层上方沉积第二势垒层；对第二势垒层施加第二等离子体处理工艺；在第二势垒层上方沉积第三势垒层；对第三势垒层施加第三等离子体处理工艺；在第三势垒层上方沉积第四势垒层；以及对第四势垒层施加第四等离子体处理工艺。
[0013]其中:第一势垒层的厚度小于或等于60埃；第二势垒层的厚度小于或等于60埃；第三势垒层的厚度小于或等于60埃；以及第四势垒层的厚度小于或等于60埃。
[0014]该方法进一步包括:使用第一化学汽相沉积工艺沉积第一势垒层；使用第二化学汽相沉积工艺沉积第二势垒层；使用第三化学汽相沉积工艺沉积第三势垒层；以及使用第四化学汽相沉积工艺沉积第四势垒层。
[0015]其中:导线由铜形成。
[0016]该方法进一步包括:使用钨填充插塞开口。
[0017]该方法进一步包括:应用平坦化工艺以去除多余的钨直到露出介电层。
[0018]其中:第一势垒层、第二势垒层、第三势垒层和第四势垒层形成多层势垒，并且其中，多层势垒的厚度小于或等于250埃。
[0019]此外，还提供了一种方法，包括:在衬底上方形成导线；在导线上方沉积介电层；在介电层中形成插塞开口 ；通过多个沉积工艺和相应的等离子体处理工艺形成多层势垒，其中，沿着插塞开口的侧壁和底部形成第一势垒层，其中，第一势垒层的底部的杂质浓度高于第一势垒层的上部的杂质浓度；第二势垒层形成于第一势垒层上方，其中，第二势垒层的底部的杂质浓度高于第二势垒层的上部的杂质浓度；第三势垒层形成于第二势垒层上方，其中，第三势垒层的底部的杂质浓度高于第三势垒层的上部的杂质浓度；以及第四势垒层形成于第三势垒层上方，其中，第四势垒层的底部的杂质浓度高于第四势垒层的上部的杂质浓度。
[0020]该方法进一步包括:使用导电材料填充插塞开口。
[0021]其中:导电材料是钨。
[0022]该方法进一步包括:应用平坦化工艺以去除介电层的顶面上方的导电材料。
[0023]该方法进一步包括:在使用导电材料填充插塞开口的步骤之前，沿插塞开口的侧壁和底部沉积晶种层。
[0024]其中:通过使用N2H2等离子体束实施等离子体处理工艺。
【附图说明】
[0025]当结合参考附图进行阅读时，根据下文具体的描述可以更好地理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘出。事实上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
[0026]图1根据本发明的各个实施例示出了半导体器件的截面图；
[0027]图2根据本发明的各个实施例示出了在金属线上方沉积第一介电层之后的图1中所示的半导体器件的部分的截面图；
[0028]图3根据各个实施例示出了在第一介电层中形成开口之后的图2中所示的半导体器件的截面图；
[0029]图4根据本发明的各个实施例示出了在半导体器件上方沉积第一势垒层之后的图3中所示的半导体器件的截面图；
[0030]图5根据本发明的各个实施例示出了在第一势垒层上方形成多个势垒层之后的图4中所示的半导体器件的截面图；
[0031]图6根据本发明的各个实施例示出了在使用导电材料填充开口之后的图5中所示的半导体器件的截面图；以及
[0032]图7根据本发明的各个实施例示出了在实施平坦化工艺以去除多余的导电材料之后的图6中所示的半导体器件的截面图；以及
[0033]图8示出了通过诸如本文所描述的这些实施例可以获得的结果。
【具体实施方式】
[0034]以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这仅仅是实例，并不用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件直接接触的实施例，并且也可以包括在第一部件和第二部件之间形成有额外的部件，从而使得第一部件和第二部件不直接接触的实施例。另外，本公开可以在多个实施例中重复参考标号和/或字符。这种重复是为了简明和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
[0035]图1根据本发明的各个实施例示出了半导体器件的截面图。半导体器件100包括形成于衬底102中的晶体管器件200以及形成于衬底102上方的多个互连结构。
[0036]衬底102可以由硅形成，也可以由其它III族、IV族和/或V族元素(诸如硅、锗、镓、砷和它们的组合)形成。衬底102也可以是绝缘体上硅(SOI)的形式。SOI衬底可以包括形成于绝缘体层(例如，掩埋氧化物等)上方的半导体材料(例如，硅、锗等)的层，其形成于硅衬底中。此外,可以使用的其他衬底包括多层衬底、梯度衬底、混合取向衬底等。
[0037]衬底102可以进一步包括各种电路(未示出)。形成于衬底102上的电路可以是适用于特定应用的各种类型的电路。根据实施例，电路可以包括各种η型金属氧化物半导体(NMOS)和/或P型金属氧化物半导体(PMOS)器件，诸如晶体管、电容器、电阻器、二极管、光电二极管、熔断器等。电路可以互连以实施一种或多种功能。能够实现这些功能的结构可以包括存储结构、工艺结构、传感器、放大器、配电器、输入/输出电路等。本领域普通技术人员应该理解，所提供的上述实例仅用于示出的目的，并不旨在将各个实施例限制于特定的应用。
[0038]衬底102可以包括各种电路，诸如金属氧化物半导体(MOS)晶体管(例如，晶体管器件200)以及相关的接触插塞(例如，接触插塞118)。为了简化的目的，仅介绍了单个MOS晶体管和单个接触插塞以示出各个实施例的创新部分。
[0039]晶体管器件200包括第一漏极/源极区域106和第二漏极/源极区域108。第一漏极/源极区域106和第二漏极/源极区域