层的至少一个经暴露部分提供到其的至少一个第一电连接。2.根据权利要求1所述的方法，其进一步包括以下步骤:将所述第一导电层图案化成所述高电压额定隔离电容器的第一极板；及将所述第二导电层图案化成所述高电压额定隔离电容器的第二极板。3.根据权利要求1所述的方法，其进一步包括以下步骤:将所述第一导电层图案化成多个高电压额定隔离电容器的多个第一极板；及将所述第二导电层图案化成所述多个高电压额定隔离电容器的多个第二极板。4.根据权利要求1所述的方法，其进一步包括在所述第一导电层及所述第二导电层上方进行钝化的步骤，其中所述钝化覆盖所述第二导电层且提供用于所述至少一个第一电连接及到所述第二导电层的至少一个第二电连接的开口。5.根据权利要求1所述的方法，其中所述半导体集成电路为废弃集成电路裸片。6.根据权利要求1所述的方法，其中所述第一导电层及所述第二导电层为金属。7.根据权利要求6所述的方法，其中所述第一导电金属层及所述第二导电金属层由铝构成。8.根据权利要求6所述的方法，其中所述第一导电层及所述第二导电层由铜构成。9.根据权利要求1所述的方法，其中所述第一导电层及所述第二导电层选自由以下各项组成的群组中的任一者或多者:钛、钽、钴、钼以及其硅化物及自对准硅化物。10.根据权利要求1所述的方法，其中通过耐电压要求来确定高电压额定电介质层厚度。11.根据权利要求1所述的方法，其中所述高电压额定电介质层包括二氧化硅S12。12.根据权利要求1所述的方法，其中所述高电压额定电介质层包括氮化硅SiN。13.根据权利要求1所述的方法，其中所述高电压额定电介质层包括氮氧化物。14.根据权利要求1所述的方法，其中所述高电压额定电介质层包括具有不同厚度且通过标准技术沉积或生长的经掺杂氧化物或未掺杂氧化物的经堆叠层。15.根据权利要求1所述的方法，其中所述高电压额定电介质层具有大约四(4)微米(μ)的厚度。16.根据权利要求1所述的方法，其中所述高电压额定隔离电容器具有大约10微微法拉的电容值。17.一种用于形成高电压额定隔离电容器的方法，所述方法包括以下步骤: 提供半导体集成电路； 在所述半导体集成电路的一面的至少一部分上沉积绝缘层； 在所述绝缘层上沉积第一导电层； 在所述第一导电层上沉积高电压额定电介质层； 将所述高电压额定电介质层图案化以覆盖所述第一导电层的区域且提供到其的至少一个开口 ； 将导电材料沉积到所述至少一个开口中以形成到所述第一导电层的至少一个第一电连接； 在所述高电压额定电介质层上沉积第二导电层；及 将所述第二导电层图案化以覆盖所述第一导电层的区域以形成所述高电压额定隔离电容器。18.根据权利要求17所述的方法，其进一步包括以下步骤:将所述第一导电层图案化成所述高电压额定隔离电容器的第一极板；及将所述第二导电层图案化成所述高电压额定隔离电容器的第二极板。19.根据权利要求17所述的方法，其进一步包括以下步骤:将所述第一导电层图案化成多个高电压额定隔离电容器的多个第一极板；及将所述第二导电层图案化成所述多个高电压额定隔离电容器的多个第二极板。20.根据权利要求17所述的方法，其进一步包括在所述第一导电层及所述第二导电层上方进行钝化的步骤，其中所述钝化覆盖所述第二导电层且提供用于所述至少第一电连接及到所述第二导电层的至少一个第二电连接的开口。21.一种适于具有不同电压域之间的电压隔离的集成电路装置，其包括: 初级集成电路； 在所述初级集成电路的一面的至少一部分上的第一绝缘层； 在所述第一绝缘层上的第一导电层，其中所述第一导电层耦合到所述初级集成电路上的电路连接垫； 在所述第一导电层的一部分上的高电压额定电介质层；及 在所述高电压额定电介质层上的第二导电层，其中所述第一导电层及所述第二导电层以及所述高电压额定电介质层形成高电压额定隔离电容器。22.根据权利要求21所述的集成电路装置，其进一步包括具有耦合到所述第二导电层的电路连接垫的次级集成电路，其中所述初级集成电路在第一电压域中且所述次级集成电路在第二电压域中。23.根据权利要求22所述的集成电路装置，其进一步包括在所述第二导电层的至少一部分上方且在所述高电压额定电介质层及所述第一导电层的部分上方的第二绝缘层，其中所述第二绝缘层具有 在所述第一导电层上方的第一开口，其用于使第一接合线将所述第一导电层耦合到所述初级集成电路上的所述电路连接垫，及 在所述第二导电层上方的第二开口，其用于使第二接合线将所述第二导电层耦合到所述次级集成电路上的所述电路连接垫。24.根据权利要求23所述的集成电路装置，其进一步包括囊封所述初级集成电路及所述次级集成电路以及所述高电压额定隔离电容器的集成电路封装。25.根据权利要求21所述的集成电路装置，其中所述第一导电层及所述第二导电层为金属。26.根据权利要求25所述的集成电路装置，其中所述第一导电金属层及所述第二导电金属层由铝构成。27.根据权利要求25所述的集成电路装置，其中所述第一导电层及所述第二导电层由铜构成。28.根据权利要求21所述的集成电路装置，其中所述第一导电层及所述第二导电层选自由以下各项组成的群组中的任一者或多者:钛、钽、钴、钼以及其硅化物及自对准硅化物。29.根据权利要求21所述的集成电路装置，其中所述高电压额定电介质层包括二氧化硅 S12O30.根据权利要求21所述的集成电路装置，其中所述高电压额定电介质层包括氮化硅SiN031.根据权利要求21所述的集成电路装置，其中所述高电压额定电介质层包括氮氧化物。32.根据权利要求21所述的集成电路装置，其中所述高电压额定电介质层包括具有不同厚度且通过标准技术沉积或生长的经掺杂氧化物或未掺杂氧化物的经堆叠层。33.根据权利要求21所述的集成电路装置，其中所述高电压额定电介质层具有大约四(4)微米U)的厚度。34.根据权利要求21所述的集成电路装置，其中所述高电压额定隔离电容器具有大约10微微法拉的电容值。35.根据权利要求21所述的集成电路装置，其中所述初级集成电路为微控制器。36.一种适于具有不同电压域之间的电压隔离的集成电路装置，其包括: 初级集成电路； 在所述初级集成电路的一面的至少一部分上方的第一绝缘层； 在所述第一绝缘层上方的多个第一高电压额定隔离电容器，其中所述多个第一高电压额定隔离电容器中的每一者包括 在所述第一绝缘层上的第一导电层，其中所述第一导电层中的一些第一导电层耦合到所述初级集成电路上的相应电路连接垫； 在所述多个第一导电层中的相应一者的一部分上的第一高电压额定电介质层；及 在所述相应高电压额定电介质层上的第二导电层。37.根据权利要求36所述的集成电路装置，其进一步包括具有耦合到相应第二导电层的电路连接垫的第二集成电路，其中所述初级集成电路在第一电压域中且所述第二集成电路在第二电压域中。38.根据权利要求36所述的集成电路装置，其进一步包括囊封所述初级集成电路及所述第一高电压额定隔离电容器的集成电路封装。39.根据权利要求38所述的集成电路装置，其中所述集成电路封装具有耦合到相应第一导电层的一些外部连接节点及耦合到所述多个第一高电压额定隔离电容器的相应第二导电层的一些其它外部连接节点。40.根据权利要求39所述的集成电路装置，其中所述外部连接节点为集成电路封装引线框架的引线指状件，且所述相应引线指状件借助接合线耦合到所述第一导电层及所述第二导电层。41.根据权利要求37所述的集成电路装置，其进一步包括: 在所述第二导电层的至少一部分上方的第二绝缘层； 在所述第二绝缘层上方的多个第二高电压额定隔离电容器，其中所述多个第二高电压额定隔离电容器中的每一者包括 在所述第二绝缘层上的第三导电层，其中所述第三导电层中的一些第三导电层耦合到第三集成电路上的相应电路连接垫； 在所述多个第三导电层中的相应一者的一部分上的第二高电压额定电介质层；及 在所述相应第二高电压额定电介质层上的第四导电层，其中所述第四导电层中的一些第四导电层耦合到初级集成电路裸片上的相应电路连接垫。42.根据权利要求37所述的集成电路装置，其进一步包括囊封所述初级集成电路及所述第二集成电路以及所述第一高电压额定隔离电容器的集成电路封装。43.根据权利要求41所述的集成电路装置，其进一步包括囊封所述初级集成电路、所述第二集成电路及所述第三集成电路以及所述第一高电压额定隔离电容器及所述第二高电压额定隔离电容器的集成电路封装。44.根据权利要求41所述的集成电路装置，其中所述第三集成电路在第三电压域中。45.根据权利要求43所述的集成电路装置，其中所述集成电路封装具有耦合到相应第四导电层的一些外部连接节点及耦合到所述多个第二高电压额定隔离电容器的相应第三导电层的一些其它外部连接节点。46.根据权利要求45所述的集成电路装置，其中所述外部连接节点为所述集成电路封装引线框架的引线指状件，且所述相应引线指状件借助接合线耦合到所述第一导电层及所述第二导电层。
【专利摘要】在初级集成电路裸片的一面上形成至少一个高电压额定隔离电容器。所述隔离电容器将在第一电压域中的初级集成电路AC耦合到在第二电压域中的第二集成电路。所述隔离电容器将所述初级集成电路与第二集成电路裸片DC隔离。
【IPC分类】H01G4/40
【公开号】CN104969317
【申请号】CN201480006942
【发明人】格雷戈里·迪克斯, 兰迪·叶奇
【申请人】密克罗奇普技术公司
【公开日】2015年10月7日
【申请日】2014年3月7日
【公告号】US20140252551, WO2014164258A1