进图形膜层和吸光层的步骤之前，在所述硬掩膜层上形成第二图形化的光刻胶层之后，还包括以所述图形化的光刻胶层为掩膜刻蚀所述底部抗反射层的步骤。
[0053]可选的，所述先进图形膜层的材料为非晶碳。
[0054]可选的，所述吸光层的材料为氮氧化硅、碳掺杂氧化硅或氮化硅。
[0055]可选的，去除所述第一通孔底部的聚合物层的方法包括:向第一通孔内通入去除气体，所述去除气体包括氧气或氮气中的一种或两种。
[0056]与现有技术相比，本发明的技术方案具有以下优点:
[0057]由于去除第一通孔底部聚合物的去除气体与硬掩膜层具有很高的选择比，因此，去除第一通孔底部聚合物的过程中，硬掩膜层几乎不受损伤，这样，可以继续以硬掩膜层为掩膜，沿第一通孔继续刻蚀所述介质层至露出所述半导体基底，形成形貌较好第二通孔，在所述第二通孔内填充的金属层形成的导电插塞可以实现与半导体基底中导电层的电连接，从而提高了导电插塞的性能，进而提高后续形成的半导体器件的性能。
【附图说明】
[0058]图1?图5是现有技术中的栅极接触插塞和源极接触插塞的形成过程的剖面结构示意图；
[0059]图6?图12是本发明一具体实施例中的栅极接触插塞和源极接触插塞的形成过程的剖面结构示意图；
[0060]图13?图17是本发明另一具体实施例中的导电插塞的形成过程的剖面结构示意图。
【具体实施方式】
[0061]经过发现和分析，采用现有技术的方法形成的源极接触插塞无法导通的原因如下:
[0062]参考图2和图3,以氮化娃层104和非晶碳层103为掩膜,沿第一开口 106和第二开口 107刻蚀介质层102，形成栅极接触孔108和源极接触孔109的过程中，刻蚀气体会在栅极接触孔108的底部和侧壁、源极接触孔109的底部和侧壁形成聚合物层。侧壁形成的聚合物层可以保证各接触孔侧壁在刻蚀过程中不受损伤，底部形成特定厚度的聚合物层可以使刻蚀气体停止对各个接触孔的刻蚀，以防止对衬底上的器件形成过刻蚀。具体为，通过控制同一个刻蚀条件，在栅极接触孔108底部形成特定厚度的聚合物层110，该聚合物层110可以停止对栅极接触孔的刻蚀。同时，在源极接触孔109底部形成特定厚度的聚合物层111，该聚合物层111可以停止对源极接触孔的刻蚀。然而，栅极接触孔108与源极接触孔109的宽度尺寸相同，深度尺寸相差很大。因此，控制同一刻蚀条件，同时在栅极接触孔108的底部也就是在栅极101的顶部形成适当厚度的聚合物层以停止对栅极接触孔108的刻蚀、在源极接触孔109的底部也就是在源极上形成适当厚度的聚合物层以停止对源极接触孔的刻蚀，几乎很难实现。
[0063]因此，现有技术中，以氮化硅层104和非晶碳层103为掩膜，沿第一开口 106和第二开口 107采用各向异性干法刻蚀的方法刻蚀介质层102时，往往会出现下列情况:形成的栅极接触孔108的底部具有聚合物层110，该聚合物层110使得对栅极接触孔108的刻蚀正好停止在栅极101的顶部。由于源极接触孔109的深度远大于栅极接触孔108的深度，同一刻蚀条件下，在源极接触孔109底部形成的聚合物层111使得源极接触孔过早的停止在介质层102中，并没有将介质层102刻穿以露出源极。
[0064]接着，参考图4和图5，采用湿法腐蚀的方法将栅极接触孔108和源极接触孔109内的聚合物层去除干净，在栅极接触孔108和源极接触孔109内填充满金属层，形成栅极接触插塞112和源极接触插塞113，源极接触插塞113内的金属层并没有与源极接触，因此，现有技术形成的源极接触插塞113不能够实现导通。
[0065]为此，经过研究，当发现源极接触孔并没有刻穿介质层时，采用下列方法解决上述问题的同时又出现了新的问题，具体如下:
[0066]参考图2?图4,以氮化娃层104和非晶碳层103为掩膜,沿第一开口 106和第二开口 107采用各向异性干法刻蚀的方法刻蚀介质层102，在栅极接触孔108的底部形成聚合物层110、在源极接触孔109的底部形成聚合物层111之后，采用氧气去除部分厚度的聚合物层110和部分厚度的聚合物层111，以使刻蚀气体以氮化硅层104和非晶碳层103为掩膜，沿源极接触孔109继续刻蚀剩余的介质层102，以使介质层102底部的源极露出。但是，以此方法形成的源极接触插塞依然无法导通。原因如下:实际工艺操作中，氧气在去除各接触孔底部的聚合物层的同时还大量的消耗非晶碳层103，当将各接触孔底部的聚合物层去除至符合要求的厚度时，非晶碳层103的厚度已经无法满足掩膜板的要求，从而使沿源极接触孔109继续对介质层102的刻蚀无法进行，源极接触孔的底部依然没有露出源极。
[0067]实施例一
[0068]为此本发明提供了一种MOS晶体管的形成方法，采用本发明的方法能够提高MOS晶体管中的栅极接触插塞、源极接触插塞和漏极接触插塞的性能，从而进一步提高MOS晶体管的性能。
[0069]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0070]参考图6，提供半导体衬底200，在所述半导体衬底上形成栅极201，在所述栅极两侧的半导体衬底中形成源极和漏极(图未示)。
[0071]本实施例中，半导体衬底200是硅衬底。其他实施例中，半导体衬底也可以为锗硅衬底、II1- V族元素化合物衬底、碳化硅衬底或其叠层结构，或金刚石衬底，或本领域技术人员公知的其他半导体材料衬底。
[0072]栅极201的材料为多晶硅。形成栅极201的方法为本领域技术人员的熟知技术，在此不再赘述。
[0073]在栅极201的两侧的半导体衬底200内进行离子注入，形成源极和漏极。
[0074]接着，继续参考图6，在半导体衬底200表面和栅极201表面形成刻蚀停止层202。
[0075]本实施例中，刻蚀停止层202的材料为氮化硅。刻蚀停止层202的作用为:后续工艺步骤中，对介质层203进行刻蚀时，可以停止在刻蚀停止层202上，防止对半导体器件进行过刻蚀，例如，刻蚀停止层202可以保护栅极201的顶部、源极和漏极不被过刻蚀。
[0076]其他实施例中，在半导体衬底表面和栅极表面不形成刻蚀停止层202，也属于本发明的保护范围。
[0077]接着，继续参考图6，在所述半导体衬底上形成介质层203，所述介质层203覆盖所述栅极201、源极和漏极。
[0078]本实施例中，介质层203为单层结构，材料为氧化硅。其他实施例中，单层结构的介质层的材料也可为低k介电材料，如低k的Si02、Si0F、SiC0H、Si0、SiC0或者SiCON等，还可以为超低k介电材料，如黑钻石等。其他实施例中，介质层可以为上述任意层组成的叠层结构。
[0079]本实施例中，介质层203的形成方法为沉积。具体可以为高密度等离子体(HighDensity Plasma, HDP)化学气相沉积或者是高纵深比填沟工艺(High Aspect Rat1Process，HARP)。采用上述两种方法填充能力较强，形成的介质层的隔离效果比较好。当然，介质层的形成方法也可以是本领域技术人员熟知的其他沉积工艺也属于本发明的保护范围。
[0080]接着，参考图8和图9，在介质层203上形成硬掩膜层204，所述硬掩膜层204内具有贯穿其厚度的第一开口 213和第二开口 214，所述第一开口 213与所述栅极201位置相对应，所述第二开口 214与所述源极的位置相对应。
[0081]具体形成过程如下:
[0082]本实施例中，参考图6，所述硬掩膜层204为单层结构，为氮化钛。其他实施例中，硬掩膜层204的材料为氮化硼、氮化硅或氮化钛。其他实施例中，硬掩膜层也可以为叠层结构，所述硬掩膜层为氮化硼层、氮化硅层或氮化钛层中的任意两层或三层结构。
[0083]本实施例中，在介质层203上形成硬掩膜层204的方法为沉积。具体为物理气相沉积，工艺如下:
[0084]首先向反应腔室通入氮气和氩气的混合气体，其中氮气的流量为150?250sccm，氩气的流量为100?200sccm，反应腔室压力为大于1.1Torr,反应腔室温度为250?400°C，反应时间为30?80s。
[0085]在形成硬掩膜层204的过程中，反应腔室的压力大于1.1Torr，可以改变生成的硬掩膜层204的形貌，由之前的连续的颗粒状转变为分离的针状，从而释放了后续形成的硬掩膜层204的应力。再者，