半导体器件的形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种半导体器件的形成方法。
【背景技术】
[0002]随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS(Metal Oxide Semiconductor,金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的小型化和集成化的要求。在MOS晶体管器件的尺寸持续缩小的过程中，现有工艺以氧化硅或氮氧化硅作为栅介质层的工艺受到了挑战。以氧化硅或氮氧化硅作为栅介质层所形成的晶体管出现了一些问题，包括漏电流增加以及杂质的扩散，从而影响晶体管的阈值电压，进而影响半导体器件的性能。
[0003]为解决以上问题，以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG, High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K (介电常数)材料代替常用的氧化硅或氮氧化硅栅介质材料，能够在缩小晶体管尺寸的同时，减小漏电流的产生，并提闻晶体管的性能。
[0004]然而，随着半导体工艺节点的不断缩小，所形成的高K金属栅晶体管的尺寸不断缩小、器件密度不断提高，导致制造高K金属栅晶体管的工艺难以控制，所形成的高K金属栅晶体管性能不稳定。
【发明内容】
[0005]本发明解决的问题是提供一种半导体器件的形成方法，使所形成的半导体器件形貌良好、性能稳定。
[0006]为解决上述问题，本发明提供一种半导体器件的形成方法，包括:提供衬底，所述衬底具有器件区和外围区，所述器件区的衬底表面具有若干器件结构，相邻器件结构之间具有沟槽，所述衬底和器件结构表面具有停止层；采用致密化沉积工艺在所述停止层表面形成第一介质层，位于器件区的第一介质层填充满所述沟槽，位于外围区的第一介质表面低于器件结构顶部的停止层表面；在第一介质层表面形成第二介质层；采用第一次抛光工艺对所述第二介质层表面进行平坦化，形成第一抛光平面，所述第一抛光平面到器件结构顶部的停止层表面具有第一距离；采用第二次抛光工艺对所述第一抛光平面进行平坦化，直至暴露出停止层表面为止，形成第二抛光平面，所述外围区的第一介质层表面到所述第二抛光平面具有第二距离；采用第三次抛光工艺对所述第二抛光平面进行平坦化，直至暴露出器件结构顶部表面为止。
[0007]可选的，所述第一介质层和第二介质层的材料为氧化硅，所述停止层的材料为氮化硅。
[0008]可选的，所述致密化沉积工艺的参数包括:沉积气体包括正硅酸乙酯、臭氧，所述正娃酸乙酯的流量为400标准晕升/分钟?1000标准晕升/分钟，臭氧的流量为1800标准毫升/分钟?3000标准毫升/分钟，气压为500托?800托，温度为400摄氏度?450摄氏度。
[0009]可选的，所述第二次抛光工艺对所述第一介质层的抛光速率为3埃/分钟?4埃
/分钟。
[0010]可选的，所述第二介质层的形成工艺为化学气相沉积工艺，包括:沉积气体包括正硅酸乙酯、氧气和氦气，压强为I托?10托，温度为360摄氏度?420摄氏度，射频功率为400瓦?2000瓦，氧气的流量为500标准毫升/分钟?4000标准毫升/分钟，正硅酸乙酯的流量为500标准晕升/分钟?5000标准晕升/分钟，氦气的流量为1000标准晕升/分钟?5000标准晕升/分钟。
[0011]可选的，所述第二次抛光工艺为固定磨料化学机械抛光工艺。
[0012]可选的，所述第一次抛光和第三次抛光工艺为采用研磨液的化学机械抛光工艺。
[0013]可选的，进行所述第一次抛光工艺，直至暴露出位于器件结构顶部的第一介质层表面为止，形成第一抛光平面。
[0014]可选的，所述器件结构为栅极结构，所述栅极结构包括:位于衬底表面的栅介质层、位于栅介质层表面的栅极层、以及位于栅介质层和栅极层两侧的侧墙。
[0015]可选的，所述栅介质层的材料为氧化硅，所述栅极层的材料为多晶硅。
[0016]可选的，还包括:在第三次抛光工艺之后，去除所述栅介质层和栅极层，在第一介质层内形成开口 ；在所述开口底部和侧壁表面形成高K栅介质层，在所述高K栅介质层表面形成填充满开口的金属栅。
[0017]可选的，所述衬底表面到器件结构顶部的停止层之间的距离为650埃?750埃。
[0018]可选的，在器件区内，相邻器件结构之间的沟槽深宽比大于5:1。
[0019]可选的，所述第一距离为300埃?450埃，所述第二距离为150埃?200埃。
[0020]可选的，形成于器件结构顶部的第一介质层厚度为400埃?500埃，形成于外围区停止层表面的第一介质层厚度为500埃?600埃。
[0021]与现有技术相比，本发明的技术方案具有以下优点:
[0022]本发明的方法中，采用致密化沉积工艺在所述停止层表面形成第一介质层，能够使所形成的第一介质层密度增强，因此所述第一介质层的厚度无需过厚，仅需保证所述第一介质层填充满相邻器件结构之间的沟槽即可；而且，采用所述致密化沉积工艺填充满所述沟槽时，能够保证外围区的第一介质层表面低于器件结构顶部的停止层表面，当后续采用第二次抛光工艺对所述第一抛光平面进行平坦化、并形成第二抛光平面时，所述外围区的第一介质层表面到所述第二抛光平面仍具有第二距离，即位于外围区的第二抛光平面暴露出的是第二介质层。由于所述第二介质层的密度大于或等于第一介质层的密度，所述第二次抛光工艺不会擦伤所述第二介质层表面，能够保证所述第二抛光平面平坦光滑，使得后续进行第三次抛光工艺之后的表面也能够保持平坦光滑。因此，后续的工艺步骤不易在第三次抛光工艺之后的表面附着残留物，从而避免了相邻器件结构之间的漏电流，保证了所形成的半导体器件的性能稳定。
[0023]进一步，所述第二次抛光工艺形成的第二抛光平面暴露出第一介质层、第二介质层和停止层表面，由于所述致密化沉积工艺所形成的第一介质膜密度较大，使得第二次抛光工艺对所述第一介质层的抛光速率为3埃/分钟?4埃/分钟，形成能够使第二抛光平面平坦，经过后续第三次抛光工艺之后的抛光平面也能够保持平坦光滑，有利于保证所形成的半导体器件的性能稳定。
[0024]进一步，所述第一介质层和第二介质层的材料为氧化硅，所述停止层的材料为氮化硅，所述停止层相对于第一介质层或第二介质层具有选择性，能够使第二次抛光工艺停止于所述停止层表面。
[0025]进一步，形成所述第一介质层致密化沉积工艺为高深宽比沉积工艺，所述致密化沉积工艺具有良好的填孔能力，能够使沟槽内的第一介质层内部致密、且难以产生空隙，相邻器件结构之间的隔离效果较好。
【附图说明】
[0026]图1是一种伪栅极结构的剖面结构示意图；
[0027]图2至图8是本发明实施例的半导体器件的形成过程的剖面结构示意图；
[0028]图9和图10是对所形成的半导体器件进行缺陷测试结构的结果示意图。
【具体实施方式】
[0029]如【背景技术】所述，随着半导体工艺节点的不断缩小，现有的高K金属栅晶体管的制造工艺难以控制，所形成的高K金属栅晶体管性能不稳定。
[0030]所述高K金属栅晶体管的形成工艺为后栅(Gate Last)工艺，一种具体的后栅工艺实施例请参考图1，包括:在器件区I的衬底100表面形成若干伪栅极结构101，所述伪栅极结构101包括位于伪栅极层110、以及位于伪栅极层侧壁表面的侧墙111 ;采用离子注入工艺在伪栅极结构101两侧的衬底内形成源区和漏区102 ;在形成源区和漏区102之后，在衬底和伪栅极结构表面形成停止层103 ;在所述停止层103表面沉积介质层104，所述介质层104表面高于伪栅结构101顶部。后续需要对所述介质层104进行抛光，直至暴露出伪栅极层101顶部表面为止，而所述停止层103定义了所述抛光工艺的停止位置；去除所述伪栅极层110，在介质层104内形成开口，并在所述开口的侧壁和底部表面形成高K栅介质层，在所述高K栅介质层表面形成金属栅。
[0031]经过研究发现，由于随着半导体工艺节点的缩小，所述伪栅