复合高压半导体器件的制作方法
【技术领域】
[0001]本发明涉及半导体器件，尤其涉及一种复合高压半导体器件。
【背景技术】
[0002]B⑶(Bipolar-CMOS-DMOS)技术是一种单片集成工艺技术。这种技术能够在同一芯片上制作二极管(Bipolar)、互补金属氧化物半导体场效应管(CMOS)和双扩散金属氧化物半导体场效应管(DMOS)器件，因此简称为B⑶技术。
[0003]高压B⑶技术一般是指器件耐压在100V以上的B⑶技术，高压B⑶技术目前广泛应用在AC-DC电源、LED驱动等领域，通常要求功率器件的耐压达到500V到800V不等。
[0004]LDMOS (lateral double diffus1n M0S)器件和 LIGBT (Lateral Insulated GateBipolar)器件都属于高压横向半导体器件，在AC交流应用中一般作为后续模块的驱动器件。通常，LDMOS器件和LIGBT器件的所有电极都在器件表面，便于和低压电路部分集成设
i+o
[0005]RESURF(Reduce Surface Field)技术是应用于高压横向半导体器件的一种技术，此技术可以获得耐压和导通电阻之间很好的平衡和优化。
[0006]D.R.Disney等在2001年提出了一种具有双导电通道的LDMOS器件，此器件结构后来又被称为“Triple Resurf结构”。但是，此结构的缺点是:此结构的P型埋层电位浮空，使得器件在击穿时P埋层没有耗尽，靠近鸟嘴的电场变大，从而降低了器件的可靠性。
[0007]S.H.Lee等在2008年提出了一种Triple Resurf结构的源指头尖倒角优化方案，可以在尽量小的损失导通效率下，减小器件的面积。但是此结构的缺点如下:一是P埋层仍然是浮空结构，其缺点如上述D.R.Disney等提出的器件结构的缺点，二是源指头尖倒角技术需要使用轻掺杂的额外掩模板，这增加了制造成本。
【发明内容】
[0008]本发明要解决的技术问题是提供一种复合高压半导体器件，有利于提高器件的可靠性。
[0009]为解决上述技术问题，本发明提供了一种复合高压半导体器件，所述复合高压半导体器件的版图包括沿直线排布的直边部分，所述直边部分设置有增强型器件，在所述直边部分的剖面方向上，所述增强型器件包括:
[0010]半导体衬底；
[0011 ] 并列地位于所述半导体衬底内的第一高压阱和第二高压阱，所述第一高压阱和第二高压阱具有第一掺杂类型；
[0012]第一场氧化层，位于所述第一高压阱内；
[0013]第一漏极欧姆接触区，位于所述第一场氧化层第一侧的第一高压阱内，所述第一漏极欧姆接触区具有第一掺杂类型或第二掺杂类型，所述第二掺杂类型与第一掺杂类型相反；
[0014]第一源极欧姆接触区，位于所述第二高压阱内，所述第一源极欧姆接触区具有第一掺杂类型；
[0015]第一栅极，至少覆盖所述第一源极欧姆接触区和所述第一场氧化层第二侧之间的半导体衬底，所述第一场氧化层的第一侧远离所述第二高压阱，所述第一场氧化层的第二侧靠近所述第二高压阱。
[0016]根据本发明的实施例，所述第二高压阱的掺杂浓度小于所述第一高压阱的掺杂浓度。
[0017]根据本发明的实施例，在所述直边部分的剖面方向上，所述增强型器件还包括:第一低压阱，位于所述第二高压阱内，所述第一低压阱具有第二掺杂类型，所述第一源极欧姆接触区位于所述第一低压阱内。
[0018]根据本发明的实施例，在所述直边部分的剖面方向上，所述增强型器件还包括:
[0019]第二掺杂类型的第一埋层，位于所述第一高压阱内；
[0020]第二掺杂类型的第二埋层，位于所述第一低压阱下方的第二高压阱内。
[0021]根据本发明的一个实施例，所述直边部分包括多个直边导电部分和多个直边连接部分，所述直边导电部分和直边连接部分相互间隔，其中，
[0022]在所述直边导电部分内，所述第一埋层和第二埋层之间存在间隔；
[0023]在所述直边连接部分内，所述第一埋层和第二埋层相接。
[0024]根据本发明的一个实施例，所述第一低压阱内还具有体接触区，所述直边连接部分内的第一埋层和第二埋层通过所述体接触区连接至地电位。
[0025]根据本发明的一个实施例，所述第一栅极仅在所述直边连接部分内通过互连线引出，而在所述直边导电部分内不引出。
[0026]根据本发明的一个实施例，所述第一埋层和/或第二埋层为线性变掺杂结构。
[0027]根据本发明的一个实施例，所述第一高压阱的深度大于所述第二高压阱的深度。
[0028]根据本发明的一个实施例，所述高压半导体器件的版图还包括弯曲排布的漏指头尖倒角部分，所述漏指头尖倒角部分与所述直边部分相接，所述漏指头尖倒角部分设置有耗尽型器件。
[0029]根据本发明的一个实施例，在所述漏指头尖倒角部分的剖面方向上，所述耗尽型器件包括:
[0030]所述半导体衬底；
[0031]并列地位于所述半导体衬底内的第三高压阱和第四高压阱，所述第三高压阱和第四高压阱具有第一掺杂类型；
[0032]第二场氧化层，位于所述第三高压阱内；
[0033]第二漏极欧姆接触区，位于所述第二场氧化层第一侧的第三高压阱内，所述第二漏极欧姆接触区具有第一掺杂类型，所述第二场氧化层的第一侧为远离所述第四高压阱的一侧；
[0034]第二低压阱，位于所述第四高压阱内，所述第二低压阱具有第二掺杂类型，所述第二低压阱作为JFET器件的栅极；
[0035]第三低压阱，与所述第二低压阱并列地位于所述第四高压阱内，所述第三低压阱具有第一掺杂类型；
[0036]JFET欧姆接触区，位于所述第三低压阱内，所述JFET欧姆接触区作为所述JFET器件的源极；
[0037]其中，所述第四高压阱的掺杂浓度小于所述第三高压阱的掺杂浓度。
[0038]根据本发明的一个实施例，在所述漏指头尖倒角部分的剖面方向上，所述耗尽型器件还包括:
[0039]第二掺杂类型的第三埋层，位于所述第三高压阱内；
[0040]第二掺杂类型的第四埋层，位于所述第二低压阱下方的第四高压阱内。
[0041]根据本发明的一个实施例，所述增强型器件和耗尽型器件共用漏极。
[0042]根据本发明的一个实施例，所述第三高压阱的深度大于所述第四高压阱的深度。
[0043]根据本发明的一个实施例，所述高压半导体器件的版图还包括弯曲排布的源指头尖倒角部分，所述源指头尖倒角部分与所述直边部分相接，所述源指头尖倒角部分设置有增强型器件，在所述源指头尖倒角部分的剖面方向上，所述增强型器件包括:
[0044]所述半导体衬底；
[0045]位于所述半导体衬底内的第五高压阱，所述第五高压阱具有第一掺杂类型，所述第五高压阱包括相接的第一区域和第二区域，所述第二区域的掺杂浓度小于第一区域的掺杂浓度；
[0046]第三场氧化层，位于所述第五高压阱内；
[0047]第四低压阱，与所述第五高压阱并列地位于所述半导体衬底内；
[0048]第三漏极欧姆接触区，位于所述第一场氧化层第一侧的第五高压阱的第一区域内，所述第三漏极欧姆接触区具有第一掺杂类型或第二掺杂类型；
[0049]第二源极欧姆接触区，位于所述第四低压阱内，所述第