固态成像器件、固态成像器件的制造方法及电子装置的制造方法
【技术领域】
[0001]本发明涉及固态成像器件、固态成像器件的制造方法以及电子装置，并具体地涉及能够在抑制混色恶化的同时提高灵敏度的固态成像器件、固态成像器件的制造方法以及电子装置。
【背景技术】
[0002]在固态成像器件中，已经提出了所谓的蛾眼结构(moth-eye structure)以作为用于防止入射光反射的结构，在蛾眼结构中，在形成有光电二极管的娃层的处于光接收表面侧的界面上设置微细凸凹结构(例如，参见专利文献I和2)。
[0003]引用文献列表
[0004]专利文献
[0005]专利文献1:日本专利申请特开第2010-272612号
[0006]专利文献2:日本专利申请特开第2013-33864号
【发明内容】
[0007]本发明要解决的问题
[0008]然而，能够通过防止入射光反射来提高灵敏度的蛾眼结构还会引起更大的漫射，使得大量的光泄漏到邻近像素中，并因而使混色恶化。
[0009]本发明是考虑到这种情况而提出的，且本发明的目的在于在抑制混色劣化的同时提高灵敏度。
[0010]问题的解决方案
[0011]根据本发明的第一方面的固态成像器件包括:具有蛾眼结构的防反射部，其设置在处于二维地布置的每个像素的光电转换区域的光接收表面侧的界面上；以及用于以阻挡入射光的像素间遮光部，其设置在所述防反射部的所述界面下方。
[0012]根据本发明的第二方面的固态成像器件的制造方法包括:在处于二维地布置的每个像素的光电转换区域的光接收表面侧的界面上形成具有蛾眼结构的防反射部；以及在所述防反射部的所述界面下方形成用于阻挡入射光的像素间遮光部。
[0013]在本发明的第二方面中，具有所述蛾眼结构的所述防反射部形成在二维地布置的每个像素的所述光电转换区域的所述光接收表面侧的所述界面上，而用于阻挡入射光的所述像素间遮光部形成在所述防反射部的所述界面下方。
[0014]根据本发明的第三方面的电子装置包括如下固态成像器件，述固态成像器件包括具有蛾眼结构的防反射部以及用于阻挡入射光的像素间遮光部，所述防反射部设置在处于二维地布置的每个像素的光电转换区域的光接收表面侧的界面上，且所述像素间遮光部设置在所述防反射部的所述界面下方。
[0015]在本发明的第一和第三方面中，具有所述蛾眼结构的所述防反射部设置在二维地布置的每个像素的所述光电转换区域的所述光接收表面侧的所述界面上，而用于阻挡入射光的所述像素间遮光部形成在所述防反射部的所述界面下方。
[0016]所述固态成像器件和所述电子装置可以是单独的将要内置到另一装置中的装置或模块。
[0017]本发明的效果
[0018]根据本发明的第一至第三方面，可在抑制混色劣化的同时提高灵敏度。
【附图说明】
[0019]图1是图示了根据本发明的固态成像器件的示意结构的示图。
[0020]图2是图示了根据第一实施例的像素的示例性剖面结构的示图。
[0021]图3是用于说明像素的制造方法的示图。
[0022]图4是用于说明像素的制造方法的示图。
[0023]图5是用于说明像素的另一制造方法的示图。
[0024]图6是用于说明根据本发明的像素结构的效果的示图。
[0025]图7是用于说明根据本发明的像素结构的效果的示图。
[0026]图8是图示了根据第二实施例的像素的示例性剖面结构的示图。
[0027]图9是用于说明根据第二实施例的像素的制造方法的示图。
[0028]图10是用于说明像素中的不同位置的最佳条件的示图。
[0029]图11是图示了像素结构的第一变形例的示图。
[0030]图12是图示了像素结构的第二变形例的示图。
[0031]图13是图示了像素结构的第三变形例的示图。
[0032]图14是图示了像素结构的第四变形例的示图。
[0033]图15是图示了像素结构的第五变形例的示图。
[0034]图16是图示了像素结构的第六变形例的示图。
[0035]图17是图示了像素结构的第七变形例的示图。
[0036]图18是图示了像素结构的第八变形例的示图。
[0037]图19是图示了像素结构的第九变形例的示图。
[0038]图20是图示了像素结构的第十变形例的示图。
[0039]图21是图示了像素结构的第^^一变形例的示图。
[0040]图22是图示了像素结构的第十二变形例的示图。
[0041]图23是图示了像素结构的第十三变形例的示图。
[0042]图24是图示了像素结构的第十四变形例的示图。
[0043]图25是图示了像素结构的第十五变形例的示图。
[0044]图26是图示了像素结构的第十六变形例的示图。
[0045]图27是图示了根据本发明的用作电子装置的成像器件的示例性构造的框图。
【具体实施方式】
[0046]下面将对本发明的【具体实施方式】(在下文中，被称为实施例)进行说明。将按照以下顺序进行说明。
[0047]1.固态成像器件的示例性示意结构
[0048]2.根据第一实施例的像素结构(包括防反射部和像素间遮光部的像素结构)
[0049]3.根据第二实施例的像素结构(包括填充有金属的像素间遮光部的像素结构)
[0050]4.像素结构的变形例
[0051]5.电子装置的示例性应用
[0052]〈1.固态成像器件的示例性示意结构〉
[0053]图1是图示了根据本发明的固态成像器件的示意结构的示图。
[0054]图1所示的固态成像器件I包括以二维阵列的方式布置有像素2的像素阵列部3以及设置在像素阵列部3外围的外围电路部。像素阵列部3和外围电路部设置在例如使用硅(Si)作为半导体的半导体基板12上。外围电路部包括垂直驱动电路4、列信号处理电路5、水平驱动电路6、输出电路7和控制电路8等。
[0055]像素2包括作为光电转换元件的光电二极管以及多个像素晶体管。多个像素晶体管例如由四个MOS晶体管(S卩，传输晶体管、选择晶体管、复位晶体管和放大晶体管)构成。
[0056]像素2可具有共用像素结构。对于每个像素，该共用像素结构包括多个光电二极管、多个传输晶体管、一个共用浮动扩散部(浮动扩散区域)和另一共用像素晶体管。即，共用像素由用于构成多个单位像素的光电二极管和传输晶体管构成，每组单元像素共用另一像素晶体管。
[0057]控制电路8接收用于对操作模式等作出指示的输入时钟和数据，并输出诸如固态成像器件I的内部信息等数据。换句话说，基于垂直同步信号、水平同步信号和主时钟，控制电路8生成用作时钟信号或控制信号以用于操作垂直驱动电路4、列信号处理电路5和水平驱动电路6等的参考。此外，控制电路8将所生成的时钟信号或控制信号输出至垂直驱动电路4、列信号处理电路5和水平驱动电路6等。
[0058]例如包括移位寄存器的垂直驱动电路4选择像素驱动线10并将用于驱动像素2的脉冲提供至所选择的像素驱动线10，以逐行地驱动像素2。S卩，垂直驱动电路4在垂直方向上逐行地顺序选择并扫描像素阵列部3中的像素2，并通过垂直信号线9将基于如下信号电荷的像素信号提供至列信号处理电路5，该信号电荷是根据每个像素2的光电转换单元中接收的光的量而生成的。
[0059]列信号处理电路5是针对每列像素2设置的，以针对每个像素列对从一行中包括的像素2输出的信号执行诸如噪音消除等信号处理。例如，列信号处理电路5执行诸如相关双采样(CDS)和AD转换等信号处理，以消除像素特有的固定模式噪音。
[0060]例如包括移位寄存器的水平驱动电路6顺序地输出水平扫描脉冲，以依次选择每个列信号处理电路5并使每个列信号处理电路5将像素信号输出至水平信号线11。
[0061]输出电路7对通过水平信号线11从每个列信号处理电路5顺序地提供的信号执行信号处理并输出处理后的信号。例如，输出电路7可仅执行缓冲或还可执行黑电平调节、列变化校正和各种数字信号处理等。输入/输出端子13与外部进行信号交换。
[0062]以上述方式构造的固态成像器件I是被称为列AD方案的CMOS图像传感器，在该列AD方案中，列信号处理电路5是针对每个像素列设置的以执行CDS处理和AD转换处理。
[0063]此外，固态成像器件I是背面照射型的MOS型固态成像器件，在该MOS型固态成像器件中，光从半导体基板12的与形成有像素晶体管的正面侧相对的背面侧进入。
[0064]〈2.根据第一实施例的像素结构〉
[0065]<像素的示例性剖面结构>
[0066]图2是图示了根据第一实施例的像素2的示例性剖面结构的示图。
[0067]固态成像器件I包括半导体基板12、形成在半导体基板12的正面侧(图中的下侦D的多层式布线层21以及支撑基板22。
[0068]半导体基板12例如由娃(Si)制成并形成为例如具有I至6 μπι的厚度。在半导体基板12中，例如，针对每个像素2在P型(第一导电类型)半导体区域41中形成N型(第二导电类型)半导体区域42，从而针对每个像素形成光电二极管H)。延伸到半导体基板12的正面和背面的P型半导体区域41还用作用于抑制暗电流的空穴电荷累积区域。
[0069]注意，在像素2之间的位于N型半导体区域42之间的像素边界处，如图2所示，深挖P型半导体区域41以形成后述的像素间遮光部47。
[0070]P型半导体区域41的位于用作电荷累积区域的N型半导体区域42的上侧的界面(位于光接收表面侧的界面)构成防反射部48，防反射部48通过使用所谓的形成有微细凹凸结构的蛾眼结构来防止入射光反射。在防反射部48中，纺锤形突出部的与凹凸周期相对应的间隔被例如设定为从40nm到200nm。
[0071]多层式布线层21包括多个布线层43和层间绝缘膜44。另外，多个像素晶体管Tr例如形成在多层式布线层21中，以读取累积在光电二极管ro中的电荷。
[0072]钉扎层45形成在半导体基板12的背面上，并覆盖P型半导体区域41的顶面。通过使用具有负固定电荷的高电介质来形成钉扎层45，使得形成在钉扎层45与半导体基板12之间的界面周围的正电荷(空穴)累积区域抑制了暗电流的生成。当钉扎层45形成为具有负固定电荷时，负固定电荷向钉扎层45与半导体基板12之间的界面添加电场，由此形成了正电荷累积区域。
[0073]例如，通过使用氧化铪(HfO2)来形成