固态成像器件、图像数据传输方法以及照相机系统的制作方法
【专利说明】固态成像器件、图像数据传输方法以及照相机系统
[0001]相关串请的交叉引用
[0002]2014年7月9日提交的日本专利申请2014-141430号的公开，包括说明书、附图和摘要，以引用的方式全部并入本文。
技术领域
[0003]本发明涉及一种固态成像器件、图像数据传输方法、以及照相机系统。
【背景技术】
[0004]在监控照相机等的技术领域中，为了在固态成像器件(例如，CMOS图像传感器)与图像处理引擎之间进行通信，存在不同类型的数据传输模式，诸如，串行传输模式和并行传输模式。包括成像器件的半导体器件必须适用于这些不同的数据传输模式。
[0005]专利文件1公开了一种其中整合有单端类型和差分类型的信号通信接口
[0006]专利文件2公开了一种其中可以切换单端传输和差分传输的接口电路。
[0007]相关领域文件
[0008]专利文件
[0009]专利文件1:日本特开2000-353035号公报
[0010]专利文件2:日本特开2009-111794号公报
【发明内容】
[0011]本发明的发明人论述了一种固态成像器件，其中图像数据输出端子在不同的数据传输模式中共用，诸如，并行传输模式和串行传输模式。
[0012]其他挑战和新颖特征将通过本说明书的说明和附图而变得显而易见。
[0013]作为一个实施例，提供了:单端驱动器，其在并行传输模式中基于多个数字信号而将第一和第二单端信号分别输出至第一和第二输出端子；以及差分驱动器，其在并行传输模式中基于多个数字信号而将构成差分信号的正信号和负信号分别输出至第一和第二输出端子。
[0014]根据实施例，通过差分信号可以增加数据传输速度。
【附图说明】
[0015]图1是图示了根据本申请的第一实施例的照相机系统的通用配置的框图。
[0016]图2是图示了在图1中描绘的CMOS图像传感器的配置的框图。
[0017]图3是图示了在图2中描绘的像素阵列和列电路的配置的框图。
[0018]图4是图示了在图3中描绘的像素PX的配置的电路框图。
[0019]图5是图示了在读出在图4中描绘的像素PX的信号时的操作的定时图。
[0020]图6是图示了在图2中描绘的像素阵列的主要部分的电路框图。
[0021]图7是图示了在读出在图6中描绘的像素阵列的数据时的操作的定时图。
[0022]图8是图示了在图3中描绘的ADC和PGA的配置的电路框图。
[0023]图9是图示了通过在图8中描绘的ADC和PGA对像素信号进行读出操作的定时图。
[0024]图10是更具体地图示了在图9中描绘的读出操作的定时图。
[0025]图11是图示了在图1中描绘的CMOS图像传感器和单端传输类型的图像处理引擎的主要部分的电路框图。
[0026]图12是图示了在图1中描绘的CMOS图像传感器和SubLVDS类型的图像处理引擎的主要部分的电路框图。
[0027]图13是图示了在图12中描绘的核心逻辑单元和驱动器的配置的电路框图。
[0028]图14A至图14H是图不了薄I旲晶体管和厚I旲晶体管的配置的不意图。
[0029]图15是图示了在图13中描绘的核心逻辑单元和驱动器的主要部分的电路框图。
[0030]图16是在图15等图中描述的驱动器的输出端子的电压的改变状态的示意图。
[0031]图17是用于阐释在图15中描绘的开关的必要性的电路框图。
[0032]图18是用于阐释在图15中描绘的背栅极控制单元的必要性的电路框图。
[0033]图19是图示了第一实施例的修改例的电路框图。
[0034]图20是图示了第一实施例的对比示例的电路框图。
[0035]图21是图示了根据本申请的第二实施例的CMOS图像传感器的驱动器的主要部分的电路图。
[0036]图22是图示了第二实施例的修改例的电路图。
[0037]图23是图示了第二实施例的另一修改例的电路图。
[0038]图24是图示了第二实施例的又一修改例的电路图。
[0039]图25是图示了第二实施例的又一修改例的电路图。
[0040]图26是图示了根据本申请的第三实施例的CMOS图像传感器的主要部分的电路框图。
[0041]图27是图示了在图26中描绘的CMOS图像传感器的并行传输模式中的操作的定时图。
[0042]图28A是图示了在图26中描绘的CMOS图像传感器的串行传输模式中的操作的定时图，而图28B是图示了在图26中描绘的CMOS图像传感器的并行传输模式中的操作的定时图。
[0043]图29是图示了第三实施例的对比示例的电路框图。
【具体实施方式】
[0044]第一实施例
[0045]图1是图示了根据第一实施例的照相机系统的通用配置的框图。在图1中，该照相机系统包括镜头1、致动器2、CMOS (互补金属氧化物半导体)图像传感器3、图像处理引擎7和控制装置9。镜头1用于使成像范围变宽/变窄并且聚焦于对象。致动器2包括由控制装置9控制并且移动镜头1的驱动单元。作为固态成像器件，存在CMOS图像传感器、CCD图像传感器等。将以CMOS图像传感器为例对实施例进行描述。
[0046]CMOS图像传感器3由控制装置9控制，并且将指示捕获的图像的电信号输出至图像处理引擎7。CMOS图像传感器3具有:输出作为CMOS接口标准的单端信号的电信号至图像处理引擎7的并行传输模式、以及输出作为SubLVDS标准的差分信号的电信号的串行传输模式。CMOS图像传感器3配置为固态成像器件。SubLVDS标准是数据传输速度比LVDS标准的数据传输速度更快的一种标准。
[0047]CMOS图像传感器3包括光电转换单元4、AD转换单元5、核心逻辑单元6、η个(η为大于或等于2的整数)驱动器DR1至DRn、以及2n个输出端子T01至T02n。光电转换单元4包括布置成多行和多列的多个像素。每个像素都将入射光转换为模拟信号。该模拟信号具有根据入射光的密度的电平的电压。光电转换单元4依次将由多个像素生成的多个模拟信号输出至AD转换单元5。
[0048]AD转换单元5将从光电转换单元4输出的多个模拟信号的电压转换为多个数据信号(数字信号)。该多个数据信号以2η个划分，得到m个组(m为大于或者等于1并且小于η的整数)。AD转换单元5输出m X 2n个数据信号。图1图示了 m = η这种情况。
[0049]核心逻辑单元6可以根据基于来自外部端子等的控制信号以及存储在传输模式设置寄存器中的设定值，而从并行传输模式和串行传输模式两种传输模式中，选择用于将来自CMOS图像传感器3的电信号传输至图像处理引擎7的方法。可替代地，可以根据存储在另一存储装置诸如在CMOS图像传感器中的ROM中的设定值，来选择传输模式。
[0050]在并行传输模式中，核心逻辑单元6将自AD转换单元5并行地输出的m组数据信号逐组地并行提供至η个驱动器DR1至DRn。向η个驱动器DR1至DRn中的每一个，并行地提供在每组中的2n个数据信号中的两个数据信号。在串行传输模式中，核心逻辑单元6将在自AD转换单元5并行地输出的m组中的数据信号提供至m个驱动器DR1至DRm。向相应驱动器DR串行地提供每组的2n个数据信号。
[0051]在并行传输模式中，在参考时钟信号的一个周期中传输一个组的2n个数据信号，从而在m个参考时钟信号周期中传输在m组中的2n个数据信号。在串行传输模式中，在参考时钟信号的一个周期中传输m组的2n个数据信号。因此，在串行传输模式中的数据传送速度成为在并行传输模式中的数据传输速度的m倍。
[0052]在并行传输模式中，每个驱动器DR将自核心逻辑单元6并行地提供的两个数据信号中的一个数据信号作为CMOS接口标准的单端信号输出至输出端子T0，该输出端子T0作为相应的输出端子T0中的一个，并且将另一个数据信号作为CMOS接口标准的单端信号输出至另一个输出端子T0。在串行传输模式中，每个驱动器DR将自核心逻辑单元6串行地提供的2n个数据信号中的作为SubLVDS标准的差分信号的每一个输出至相应的两个输出端子T0。
[0053]图像处理引擎7包括2n个输入端子TI1至ΤΙ2η、η个接收器RV1至RVn、以及数字信号处理单元8。输入端子TI1至TI2n分别耦合至输出端子T01至T02n。接收器RV1至RVn经由输入端子TI1至TI2n接收自CMOS图像传感器3提供的2n个数据信号，并且将该2n个数据信号提供至数字信号处理单元8。在图像处理引擎7采用单端传输类型的情况下，CMOS图像传感器3设置为处于并行传输模式中。在图像处理引擎7采用SubLVDS系统的情况下，CMOS图像传感器3设置为处于串行传输模式中。
[0054]数字信号处理单元8对来自接收器RV1至RVn的2n个数据信号执行多种处理诸如色彩处理和校正处理，进一步地，执行用于在监视器(未示出)上显示图像的解码(例如，对NTSC系统执行信号转换)，并且将由此产生的信号提供至监视器。捕获的对象的图像显示在监视器上。控制装置9由例如微型计算机配置而成，并且控制整个照相机系统。在串行传输模式中，可以按照比在并行传输模式中的速度更高的速度来传输数据信号，从而可以使帧速率更高。
[0055]CMOS图像传感器的操作的说明
[0056]图2是图示了 CMOS图像传感器3的主要部分的框图。在图2中，CMOS图像传感器3包括:像素阵列11 ;布置成像素列的列ADC 12和PGA (可编程增益放大器)16 ;的控制电路/行解码器13，执行CMOS图像传感器3的一般控制以及在像素阵列11的行方向上的选择处理；扫描器14，在水平方向上传送自列ADC 12输出的数字信号；以及1/0(输入/输出)单元15，将由扫描器14传送的数字信号输出至芯片外部。像素阵列11对应于在图1中的光电转换单元4，列ADC 12对应于AD转换单元5，而I/O单元15包括了核心逻辑单元6、驱动器DR1至DRn、以及输出端子T01至T02n。
[0057]CMOS图像传感器3的宽度为约40臟，以及在该约40mm的宽度中，在水平方向上的6000个像素布置成36mm的宽度。CMOS图像传感器3的高度为约30mm，以及在该约30mm的高度中，在垂直方向上的4000个像素布置成23.9mm的高度。
[0058]列ADC 12布置在像素阵列11的上侧和下侧，从而在两列中的像素的宽度中布置有一个列ADC 12。因此，在像素阵列11的上侧和下侧中的每一侧都布置有3000个列ADC
12ο
[0059]由于列ADC 12和PGA 16的宽度是像素间距的两倍，所以该宽度成为约10 μπι至20 μπι的宽度。由于列ADC 12和PGA的高度之和为约2mm，所以形状是很细长的。列ADC12必须在此约束条件下设计，从而是的产生具有小面积的简单电路配置，以及节约电功率是必要的。
[0060]图3是图示了在图2中描绘的CMOS图像传感器3中的像素阵列11和列电路的部分的放大图。针对在像素阵列11中的两列像素PX设置一个列电路，并且每个列电路包括ADC 12、PGA(可编程增益放大器)16、和数据锁存/传送电路17。
[0061]PGA 16对自列方向上的像素PX依次传输的像素输出进行放大，并且将放大的像素输出输出至ADC 12。ADC 12将从PGA 16接收到的模拟信号转换为多个数据信号，并且将该数据信号输出至数据锁存/传送电路17。数据锁存/传送电路17使像素输出的数字值在行方向上依次移位，并且将3000个像素的数据信号输出至外部。相似电路也布置在像素阵列11的上侧。
[0062]图4是图示了在图3中描绘的像素PX的配置的电路图。像素PX包括:将光信号转换为电信号的光电二极管23、根据在传送控制线上的传送控制信号TX而传输由光电二极管23生成的电信号的传送晶体管22、以及根据在复位控制线上的复位控制信号RX将浮置扩散结构27复位为预定的电压电平的复位晶体管21。
[0063]进一步地，像素PX也包括:根据在浮置扩散结构27上的信号电位在源极跟随模式中传输在电源节点上的电源电压VDD的源极跟随器晶体管24、以及根据在行选择控制线上的行选择信号SL将由源极跟随器晶体管24传输的信号传输到垂直读出线28上的行选择晶体管25。晶体管21、22、24和25是例如N沟道M0S晶体管。因此，像素PX是CMOS图像传感器的像素。
[0064]图5是用于阐释在读出在图4中描绘的像素PX的信号时的操作的定时图。在下文中，参照图5，将对在图4中图示的像素PX的信号读出操作进行描述。
[0065]在周期PT1中，在重置控制信号RX处于高电平(在下文中，描述为“H”电平)的状态下，将传送控制信号TX设置为“H”电平。复位晶体管21和传送晶体管22都进入导通状态，从而将由光电二极管23转换的电信号初始化。S卩，在光电二极管23中，释放了在前一周期中由于光电转换而累积的电荷。
[0066]当传送控制信号TX成为低电平(在下文中，称为“L”电平)并且传送晶体管22进入关断状态时，再次执行在光电二极管23中的光电转换操作，并且累积信号电荷。在这种状态下，复位控制信号RX维持“H”电平，从而复位晶体管21维持导通状态。当复位控制信号RX处于电源电压VDD电平时，将浮置扩散结构27维持在仅比电源电压VDD低了复位晶体管21的阈值电压量的电压电平。
[0067]随后，首先，行选择信号SL变为“H”电平，导通行选择晶体管25，并且通过源极跟随器晶体管24的源极跟随操作来将根据在浮置扩散结构27上的电位的电位的信号传输到垂直读出线28上。之后，开始像素读出周期PT5。
[0068]在像素读出周期PT5中，首先，在周期PT2中，复位控制信号RX变为“L”电平，从而复位晶体管21变为关断状态。将根据在浮置扩散结构27上的信号电位的信号传输到垂直读出线28上，从而对包括在未图示的读出电路中的用作参考的电容器件进行充电。在周期PT2中，设置像素PX的信号的参考电位。该设置对应于稍后将描述的对像素的暗状态的信息的取样。
[0069]随后，在周期PT3中，传送控制信号TX变为“H”电平，从而导通传送晶体管22，并且将通过由光电二极管23的光电转换累积起来的电荷传输至浮置扩散结构27。因此，垂直读出线28的电位改变为根据来自像素的电荷的电位。在周期PT4中，在传送控制信号TX改变为“L”电平的情况下，根据在垂直读出线28上的电位，对包括在未图示的读出电路中的信号电荷累积电容器件进行充电。这对应于在稍后将描述的像素的明状态下的信息的取样。
[0070]随后，将分别在周期PT2和PT4中读出的参考电位和信号电位差分放大，并且读出像素PX的信号(像素信号)。
[0071]通过对一个像素执行两次取样并且将初始电位和信号电位进行比较，来执行所谓的相关双取样操作，以消除噪声对像素PX的影响，并且读出由光电二极管23生成的电信号。
[0072]在完成了像素PX的信号的读出之后，行选择信号SL变为“L”电平，并且行选择晶体管25进入关断状态。
[0073]将像素PX布置成阵列，并且在一行中的像素上并行地读出像素信号。在像素PX中，在从复位周期PT1完成直到读出周期PT5完成期间，在光电二极管23中，将光信号转换为电信号以生成信号电荷。
[0074]如图4所图示的，像素PX由光电二极管23和N沟道M0S晶体管构成，并且经由行选择晶体管25将像素信号读出到垂直读出线28上。因此，与CCD图像传感器不同，选择行选择晶体管25和选择垂直读出线28的顺序可以随机设置。
[0075]图6是图示了像素阵列11的主要部分的电路图。在图6中，代表性地图示了布置成从第N行至第(N+3)行的四行和从第Μ列至第(Μ+3)列的四列的像素ΡΧ。像素ΡΧ具有与在图4中图示的像素PX的配置相同的配置。
[0076]像素PX布置成矩阵形状，并且针对每行都给出一组复位控制信号RX[i]、传送控制信号TX[i]和行选择信号SL[i]。i为从N至N+3的任意数。针对每列都布置垂直读出线28。
[0077]图7是图示了读出在图6中描绘的像素阵列11的数据时的操作的定时图。在下文中，参照图7，将对在图6中图示的像素阵列11的像素信号读出操作进行描述。
[0078]在时间T1处，将用于第N和第(N+1)行的传送控制信号TX[N]和TX[N+1]驱动至“H”电平。复位控制信号RX[N]和RX[N+1]处于“Η”电平，从而复位晶体管21处于导通状态下。在从时间Τ1开始的周期Α1和Α4中，在第Ν和第(Ν+1)行中释放累积在光电二极管23中的电荷，因此，将在图4中图示的浮置扩散结构27复位至在第Ν和第(Ν+1)行中的预定初始电压电平。
[0079]在过去了预定时间之后，在时间Τ2处，用于第Ν行的行选择信号SL[N]上升至“Η”电平。响应于此，在像素ΡΧ中的行选择晶体管25进入导通状态，从而源极跟随器晶体管24耦合至相应的垂直读出线28。
[0080]随后，复位控制信号RX[N]降至“L”电平，在第N行中的像素中的每一个中复位晶体管21进入关断状态，从而使浮置扩散结构27维持在复位电压电平下。
[0081]在时间T