3，并且流经电流经由寄生二极管111和113从输出端子T02流至背栅极控制单元87。在第一实施例中，在状态E下，将背栅极电压VBG设置为1.0V，从而使得寄生二极管111和113维持在关断状态下，并且流经电流不经由寄生二极管111和113从输出端子T02流至背栅极控制单元87。
[0182]在状态E和F下，将背栅极电压VBG设置为1.0V而非1.8V，从而防止薄膜P沟道MOS晶体管PI至P4的栅极绝缘膜92随着时间的推移而被大电压的施加损坏。具体地，在状态E下，向薄膜P沟道M0S晶体管P1和P4的栅极(节点N1)施加0V。因此，当将背栅极电压VBG固定至1.8V时，P沟道M0S晶体管P1至P4的栅极绝缘膜92有可能随着时间的推移而损坏。相似地，在状态F下，向薄膜P沟道M0S晶体管P2和P3的栅极(节点N1)施加0V。因此，当将背栅极电压VBG固定至1.8V时，P沟道M0S晶体管P2和P3的栅极绝缘膜92有可能随着时间的推移而损坏。然而，在第一实施例中，将施加至薄膜P沟道M0S晶体管P1至P4的栅极绝缘膜92的电压维持为小，并且可以防止在P沟道M0S晶体管P1至P4中的栅极绝缘膜92随着时间的推移而损坏。
[0183]在图16中的编号16中，背栅极电压VBG与节点N1的电压VI之差(VBG-V1)在
0.3V至1.0V的范围内。在图16中的编号17图示了背栅极电压VBG与节点N2的电压V2之差(VBG-V2)在0.3V至1.0V的范围内。因此，可以将施加至P沟道M0S晶体管P1至P4中的每一个的栅极绝缘膜92的电压VBG-V1或者VBG-V2设置为栅极耐受电压(1.5V)或者更小的电压。通过将背栅极电压VBG设置为1.0V，可以通过反向偏置效应降低P沟道M0S晶体管P1至P4的阈值电压，从而可以增加差分驱动器73的操作速度。
[0184]如上面所描述的，在第一实施例中，设置了并行传输模式和串行传输模式。串行化器SR由1.5V驱动，驱动器71至73由1.8V驱动，并且在串行传输模式中，输出SubLVDS标准的差分信号。因此，可以实现在不同的传输模式中，诸如并行传输模式和串行传输模式中，共用地使用图像数据输出端子的固态成像器件。可以实现通过差分信号的高的数据传输速度。
[0185]由于开关S1和S2在状态B和C下被关断，所以可以防止流经电流在差分驱动器73中流动。
[0186]由于P沟道M0S晶体管P1至P4的背栅极电压VBG在并存传输模式中设置为1.8V而在串行传输模式中设置为1.0V，所以可以防止P沟道M0S晶体管P1至P4的寄生二极管丄丄丄至114导通。由于背栅极电压VBG在串行传输模式中设置为1.0V，所以可以通过反向偏置效应增加差分驱动器73的操作速度。
[0187]图19是图示了第一实施例的修改例的电路框图，其与图15形成对照。参照图19，在修改例中，开关S1分为两个开关Sla和Slb，以及开关S2分为两个开关S2a和S2b。开关Sla耦合在输出电流生成单元85与晶体管P1的源极之间，并且开关Slb耦合在输出电流生成单元85与晶体管P2的源极之间。开关S2a耦合在晶体管P3的漏极与输出共用电压控制单元86之间，并且开关S2b耦合在晶体管P4的漏极与输出共用电压控制单元6之间。
[0188]开关Sla、Slb、S2a和S2b在与开关S1和S2的定时相同的定时处导通/关断，在并行传输模式中至少在状态B与C下关断，并且在串行传输模式中导通。通过该修改例，获得与第一实施例的效果相同的效果。
[0189]图20是图示了第一实施例的对比示例的电路框图并且与图19形成对照。参照图20，在对比示例中，未设置开关51&、5113、32&和3213，而是添加了开关S11和S12。输出电流生成单元85和晶体管P1和P2的源极短路，以及晶体管P3和P4的漏极和输出共用电压控制单元86短路。
[0190]开关S11耦合在输出端子T01与晶体管P2的漏极之间，以及开关S12耦合在输出端子T02与晶体管P1的漏极之间。开关S11和S12在与开关S1和S2相同的定时处导通/关断，在并行传输模式中至少在状态B与C下关断，并且在串行传输模式中导通。
[0191]在对比示例中，与在第一实施例中一样，可以防止流经电流在状态B和C下流动。然而，对比示例具有如下问题:差分驱动器73的输出信号由于开关S11和S12的电阻值和寄生电容值而延迟。
[0192]第二实施例
[0193]图21是图示了根据本申请的第二实施例的CMOS图像传感器3的驱动器DR1的主要部分的电路框图，并且与图15形成对照。在图21中，单端驱动器71包括厚膜P沟道M0S晶体管P11和厚膜N沟道M0S晶体管Q11。由于单端驱动器71包括晶体管P11和Q11，所以也称为CMOS驱动器，并且输出CMOS接口标准的单端信号。晶体管P11的源极耦合至电源电压VDD(1.8V)的接线，晶体管P11的栅极接收内部数据信号Φ?η，并且晶体管P11的漏极耦合至输出端子Τ01。晶体管Q11的漏极耦合至输出端子Τ01，晶体管Q11的栅极接收内部数据信号Φ1Ρ，并且晶体管Q11的源极耦合至接地电压VSS(OV)的接线。
[0194]在并行传输模式中，当将内部数据信号Φ?η和Φ?ρ设置为“Η”电平时，关断晶体管Ρ11，导通晶体管Q11，并且将输出端子Τ01设置为“L”电平(0V)。当将内部数据信号Φ In和Φ lp设置为“L”电平时，导通晶体管P11，关断晶体管Q11，并且将输出端子T01设置为“H”电平(1.8V)。
[0195]在串行传输模式中，将内部数据信号Φ In和Φ lp分别设置为“Η”电平和“L”电平，关断晶体管Ρ11和Q11，并且将单端驱动器71的输出节点(晶体管Ρ11和Q11的漏极)设置为处于高阻抗状态下。
[0196]单端驱动器72包括厚膜Ρ沟道M0S晶体管Ρ12和厚膜Ν沟道M0S晶体管Q12。晶体管Ρ12的源极耦合至电源电压VDD(1.8V)的接线，晶体管P12的栅极接收内部数据信号Φ2η，并且晶体管P12的漏极耦合至输出端子T02。晶体管Q12的漏极耦合至输出端子Τ02，晶体管Q12的栅极接收内部数据信号Φ2ρ，并且晶体管Q12的源极耦合至接地电压VSS (0V)的接线。
[0197]在并行传输模式中，当将内部数据信号Φ2η和Φ2ρ设置为“Η”电平时，关断晶体管Ρ12，导通晶体管Q12，并且将输出端子Τ01设置为“L”电平(0V)。当将内部数据信号Φ 2η和Φ 2ρ设置为“L”电平时，导通晶体管Ρ12，关断晶体管Q12，并且将输出端子Τ02设置为“Η”电平(1.8V)。
[0198]在串行传输模式中，将内部数据信号Φ2η和Φ2ρ分别设置为“Η”电平和“L”电平，关断晶体管Ρ11和Q12，并且将单端驱动器71的输出节点(晶体管Ρ12和Q12的漏极)设置为处于高阻抗状态下。
[0199]在并行传输模式中，单端驱动器71和72彼此独立地操作。在图21中，在单端驱动器71和72中的每一个中仅仅图示了在最终输出级处的反相器。
[0200]差分驱动器73包括恒定电流源120至122、薄膜Ρ沟道M0S晶体管Ρ1至Ρ4、厚膜Ρ沟道M0S晶体管Ρ5、厚膜Ν沟道M0S晶体管Q1至Q4和Q8、薄膜Ν沟道M0S晶体管Q5至Q7、以及电阻元件123和124。晶体管Ρ1至Ρ4如在第一实施例中所描述的。差分驱动器73也称为SubLVDS驱动器，并且输出SubLVDS标准的差分信号。
[0201 ] 恒定电流源120和晶体管Q2和Q5串联地耦合在电源电压VDD的接线与接地电压VSS的接线之间。恒定电流源121和晶体管P1、P3、Q3和Q6串联地耦合在电源电压VDD的接线与接地电压VSS的接线之间。恒定电流源122和晶体管P2、P4、Q4和Q7串联地耦合在电源电压VDD的接线与接地电压VSS的接线之间。
[0202]输出电流生成单元85由恒定电流源120至122构成。恒定电流源120至122由例如使用多个厚膜P沟道M0S晶体管的电流镜电路构成。在这种情况下，通过在并行传输模式中将厚膜P沟道M0S晶体管的栅极固定至电源电压VDD，来禁用输出电流生成单元85，并且可以停止恒定电流的输出。在串行传输模式中，恒定电流源121和122的输出电流成为差分驱动器73的输出电流。
[0203]晶体管P5是开关S1的部件。晶体管P5的源极和漏极分别耦合至晶体管P1和P2的源极，并且晶体管P5的栅极接收信号OEb。晶体管Q1是开关S2的部件。晶体管Q1的漏极和源极分别耦合至晶体管P3和P4的漏极，并且晶体管Q1的栅极接收信号OEc。
[0204]在并行传输模式中，至少在状态B和C下，将信号OEb和OEc分别设置为“Η”电平和“L”电平，并且关断晶体管Ρ5和Q1。结果，可以防止流经电流经由差分驱动器73从输出端子Τ01和Τ02中的一个输出端子流至另一个输出端子。
[0205]在串行传输模式中，将信号OEb和OEc分别设置为“L”电平和“H”电平，并且导通晶体管P5和Q1。通过该操作，将晶体管P1和P2的源极维持在相同的电位，并且将晶体管P3和P4的漏极维持在相同的电位。
[0206]输出共用电压控制单元86由晶体管Q2至Q8和电阻元件123和124配置而成。晶体管Q2至Q4的栅极耦合至晶体管Q2的漏极。晶体管Q5的栅极接收参考电压VR。晶体管Q3和Q4的源极彼此耦合。电阻元件123和124串联地耦合在输出端子T01与T02之间。节点N123耦合在晶体管Q6与Q7的栅极之间。晶体管Q8耦合在节点N123与接地电压VSS的接线之间，并且其栅极接收信号OEe。
[0207]在并行传输模式中，将晶体管Q2至Q4的栅极设置为接地电压VSS，并且关断晶体管Q2至Q4。将信号OEe设置为“H”电平，导通晶体管Q8，并且将节点N123固定至接地电压VSS(OV)。结果，将晶体管Q6和Q7的栅极电压固定至0V，并且防止将超出耐受电压的电压施加至晶体管Q6和Q7的栅极。为了防止大电流从输出端子T01和T0”泄漏至接地电压VSS的接线，将具有高电阻值的元件用作电阻元件123和124。
[0208]在串行传输模式中，将信号OEe设置为“L”电平，关断晶体管Q8，并且输出端子T01和T02的中间电压(输出共用电压)出现在电阻元件123与124之间的节点N123处。通过晶体管Q3至Q7，构建共模反馈电路，用于将输出共用电压保持在施加至晶体管Q5的栅极的参考电压VR处。晶体管Q2至Q4在饱和区域中操作，以及晶体管Q5至Q7在线性区域中操作。晶体管Q6和Q7的漏极可以不是耦合的，而是可以是分离的。
[0209]背栅极控制单元87包括运算放大器125和电阻元件126和127。运算放大器125的非反向输入端子(+端子)接收参考电压VR2，并且运算放大器125的输出端子耦合至晶体管P1至P4的背栅极。电阻元件126和127串联地耦合在运算放大器125的输出端子与接地电压VSS的接线之间。在电阻元件126与127之间的节点耦合至运算放大器125的反向输入端子(_端子)。运算放大器125由信号OEa控制。
[0210]在并行传输模式中，将信号OEa设置为“L”电平，并且运算放大器125输出电源电压VDD(1.8V)。通过该操作，将晶体管P1至P4的背栅极固定至1.8V，并且将晶体管P1至P4的晶体管T11至T14固定至关断状态。
[0211]在串行传输模式中，将信号OEa设置为“Η”电平，以及运算放大器125控制输出电流从而使得节点Ν126的电压与参考电压VR2匹配。通过该操作，将晶体管Ρ1至Ρ4的背栅极固定至1.0V，以及将晶体管Ρ1至Ρ4的寄生二极管111至114固定至关断状态。防止了晶体管Ρ1至Ρ4随着时间的推移而被损坏，并且增加了差分驱动器73的操作速度。
[0212]通过使用电阻器等的外部控制，电阻元件126和127中的每一个的电阻值可以是可改变的。
[0213]接下来，将对在串行传输模式中的差分驱动器73的操作进行更具体地描述。在串行传输模式中，当导通晶体管Ρ1和Ρ4并且关断晶体管Ρ2和Ρ3时，电流经由在图12中的端接电阻元件76从输出端子Τ02流至输出端子Τ01。相反，当导通晶体管Ρ2和Ρ3并且关断晶体管Ρ1和Ρ4时，电流经由在图12中的端接电阻元件76从输出端子Τ01流至输出端子Τ02。由于电流的方向成为输出数据信号的逻辑，所以可以说，差分驱动器73是将施加至节点Ν1和Ν2的电压转换为电流的电路。由于差分驱动器73必须使输出信号的幅度和输出共用电压稳定，所以差分驱动器73包括许多模拟电路元件。
[0214]为了简化说明，假设，恒定电流源120至122中的每一个的输出电流为1mA，参考电压VR为0.9V，以及在图12中的端接电阻元件76的电阻值为100 Ω。还假设，晶体管Q2至Q4的大小相同，并且晶体管Q5至Q7的大小相同。在这些条件下，差分驱动器73的输出信号的幅度成为200mV，以及输出共用电压成为0.9V。
[0215]S卩，在串行传输模式中，将晶体管P5和Q1固定在导通状态下。结果，当导通晶体管P1和P4并且关断晶体管P2和P3时，作为恒定电流源121和122的输出电流之和的2mA的电流，经由端接电阻元件76在从输出端子T02延伸至输出端子T01的路径中流动。相反，当导通晶体管P2和P3并且关断晶体管P1和P4时，作为恒定电流源121和122的输出电流之和的2mA的电流，经由端接电阻元件76在从输出端子T01延伸至输出端子T02的路径中流动。电流的方向成为差分驱动器73的输出数据信号的逻辑。由于输出电流为2mA并且端接电阻元件76的电阻值为100 Ω，所以在输出端子T01与T02之间的电压，即信号幅度，成为200mV。
[0216]通过电阻元件123和124来划分输出共用电压，并且将由此产生的电压提供至晶体管Q6和Q7的栅极。当输出共用电压增加时，在晶体管Q3和Q4中流动的电流增加，输出端子T01和T02的电压降低，以及输出共用电压降低。相反，当输出共用电压降低时，在晶体管Q3和Q4中流动的电流降低，输出端子T01和T02的电压上升，以及输出共用电压上升。因此，可以说，该回路为负反馈。
[0217]由于恒定电流源120的输出电流为1mA，所以1mA的电流在晶体管Q2和Q5中流动。由于恒定电流源121和122的输出电流之和为2mA、晶体管Q3和Q4的大小相同、并且晶体管Q6和Q7的大小相同，所以在晶体管Q3、Q4、Q6和Q7中的每一个中流过1mA的电流。
[0218]晶体管Q2至Q4的栅极共用地耦合，并且相同值的电流在晶体管Q2至Q4中流动，从而使得晶体管Q2至Q4的源极具有相同的电位。晶体管Q2至Q4的源极是晶体管Q5至Q7的漏极，并且相同值的电流在晶体管Q5至Q7中流动。由于晶体管Q5至Q7的源极耦合至接地电压VSS的接线，所以，如果晶体管Q5至Q7的栅极不具有相同的电位，那么输出共用电压控制单元86不具有稳定的状态。因此，输出共用电压被稳定在与晶体管Q5的栅极的电位相同的电位VR处，并且成为0.9V。
[0219]如此，差分驱动器73的输出信号的幅度成为200mV，并且输出共用电压成为0.9V。由于其他配置和操作与第一实施例的那些配置和操作相同，所以将不再重复对其的说明。通过第二实施例，也获得与第一实施例的效果相同的效果。
[0220]在第二实施例中，假设恒定电流源120至122的输出电流相等。本发明不限于该假设，并且，例如，恒定电流源120的输出电流可以是恒定电流源121的输出电流的一半。在这种情况下，晶体管Q2的大小必须是晶体管Q3和Q4中的每一个的大小的一半，以及晶体管Q5的大小必须是晶体管Q6和Q7中的每一个的大小的一半。
[0221]图22是图示了作为第二实施例的修改例的驱动器DR1的主要部分的电路图，并且与图21形成对照。参照图22，驱动器DR1与在图21中的驱动器DR1的不同点在于，用差分驱动器130替代了差分驱动器73。该差分驱动器130通过使用运算放大器131来替代在差分驱动器73中的恒定电流源120和晶体管Q2和Q5至Q7来获得。
[0222]晶体管Q3和Q4的源极直接耦合至接地电压VSS的接线。运算放大器131的非反向输入端子(+端子)接收参考电压VR，运算放大器131的反向输入端子(_端子)耦合至节点N123，以及运算放大器131的输出端子耦合至晶体管Q3和Q4的栅极。运算放大器131由信号OEa控制。
[0223]在并行传输模式中，将信号OEa设置为“L”电平，并且运算放大器125输出接地电压VSS(OV)。通过该操作，将晶体管Q3和Q4固定至关断状态。
[0224]在串行传输模式中，将信号OEa设置为“Η”电平，并且运算放大器131控制晶体管Q3和Q4的栅极电压，从而使得节点Ν123的电压与参考电压VR匹配。通过该操作，将输出共用电压固定至参考电压VR。同样，通过该修改例，获得与第二实施例的效果相同的效果。
[0225]图23是图示了作为第二实施例的另一修改例的驱动器DR1的主要部分的电路图，并且与图21形成对照。参照图23，驱动器DR1与在图21中的驱动器DR1的不同点在于，用差分驱动器135替代了差分驱动器73。通过将薄膜Ρ沟道M0S晶体管Ρ13和Ρ14添加至差分驱动器73来获得该差分驱动器135。
[0226]电阻元件123和晶体管Ρ13串联地耦合在输出端子Τ01与节点Ν123之间。电阻元件124和晶体管Ρ14串联地耦合在输出端子Τ02与节点Ν123之间。晶体管Ρ13和Ρ14的栅极接收信号OEd，并且晶