抑制刻蚀过程中孔底部出现缺口的方法、孔的形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，尤其涉及利用等离子在待蚀刻材料层内刻蚀以形成贯穿该材料层的通孔的方法，用来抑制在通孔的底部(即该材料层与下方绝缘层的交界面处)出现缺陷(notching)现象。
【背景技术】
[0002]利用异向等离子刻蚀的方法在材料层内形成通孔是半导体加工最常见的工艺之一。如图1，在刻蚀硅(或其它材料)1时，由于下方绝缘层(如氧化硅)2的电性隔离作用，硅1上会累积大量电荷。由于电荷的影响，当刻蚀进行至硅1与绝缘层2的交界面处时，孔3的两侧会产生缺口(notching) 4。
[0003]在某些应用中，缺口是要竭力避免的，因为缺口的存在本身就已破坏了特征(即孔)的形状，进而恶化器件的性能。不仅如此，缺口也会对后续的处理工艺(如对孔的填充)带来问题。
【发明内容】
[0004]本发明的目的在于改善等离子刻蚀过程中孔底部出现的缺口(notching)现象。
[0005]根据本发明的一个方面，提供一种利用波希法刻蚀孔结构的方法，其包括:
[0006]执行主刻蚀工艺，以形成孔，所述主刻蚀工艺包括:(a)、等离子刻蚀步骤；(b)、钝化步骤；(c)、交替重复上述等离子刻蚀步骤(a)与钝化步骤(b)；
[0007]执行过刻蚀工艺，以加深所述孔，所述过刻蚀工艺包括:(d)等离子刻蚀步骤；(e)钝化步骤；(f)交替重复上述等离子刻蚀步骤(d)与钝化步骤(e)；
[0008]其中，所述过刻蚀工艺对应的等离子刻蚀步骤(d)中反应腔内的工作气压，小于所述主刻蚀工艺对应的等离子刻蚀步骤(a)中反应腔内的工作气压。
[0009]根据本发明的另一个方面，提供一种孔结构的形成方法，其包括:
[0010]提供基底，所述基底包括待蚀刻材料层与粘附在所述待蚀刻材料层下表面的绝缘层；
[0011]异向等离子刻蚀所述待蚀刻材料层，以初步形成孔；
[0012]在相对较低的工作气压环境下，继续异向等离子刻蚀，以加深所述孔；至少在所述加深所述孔的工艺结束时，所述绝缘层已能透过所述孔而暴露。
[0013]根据本发明的又一个方面，提供一种降低或消除孔结构刻蚀过程中孔底部出现缺口缺陷的方法，包括:
[0014]在上批工艺制得的器件中，孔底部出现缺口缺陷或缺口缺陷超出允许范围时，调低上次工艺中等离子刻蚀步骤的工作气压；
[0015]以该调整后的参数对下批工件进行等离子刻蚀。
【附图说明】
[0016]通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显:
[0017]图1是刻蚀硅通孔时，在硅与下方绝缘层界面处产生缺口的示意图；
[0018]图2是刚刻蚀至下方绝缘层时，刻蚀所形成的底面的不平整状况的示意图；
[0019]图3是继续刻蚀图2所示器件而导致缺口产生的示意图；
[0020]图2与图3结合在一起反映出了缺口产生位置与刻蚀底面不平整状况之间的对应关系;
[0021]图4是根据本发明一个具体实施例的用于刻蚀通孔结构的工艺的流程示意图；
[0022]图5至图8是执行本发明一个具体实施例的刻蚀工艺的各步骤而形成的半导体器件的结构示意图；
[0023]图9是根据本发明另一个具体实施例的用于刻蚀通孔结构的工艺的流程示意图。
【具体实施方式】
[0024]目前的研究理论通常认为，等离子刻蚀中，孔底部缺口(notching)的产生与硅(或其它材料)上电荷的累积直接相关，因而，抑制缺口现象的思路通常是中和硅表面累积的电荷，或直接减少离子传递给娃的电荷量，具体的措施包括降低射频的频率(1 ο w e rfrequency)、施加脉冲(pulsed generator)于射频电源、降低空占比(duty cycle,也可称之为工作周期)等。
[0025]在研究消除缺口现象这一课题时，本发明人发现了一个新的可影响缺口的因素:等离子刻蚀的气压。在其它参数不变时，采用越低的工作气压，缺口现象的改善越明显。
[0026]在等离子刻蚀中，刻蚀所形成的底部的表面是不平坦，为弧形，刻蚀步骤中的气压越高，弧形越大，反之越小。如图2，刻蚀刚进行至下方绝缘层2时，孔3’底部中央区域的硅1已被消耗殆尽，而边缘区域的硅1仍有残留，并且越靠近边缘残留越多，也就是说刻蚀底面产生了高度差H。边缘区域残留的硅1材料大体呈台阶状。
[0027]继续刻蚀以清除残留的硅1，如图3，发明人发现，在这个过程中，伴随着残留硅的消除，其对应高度的孔侧壁处也会出现损伤D (对于该损伤D产生的原因，发明人的理解是，伴随着下方绝缘层的暴露面积越来越大，实际被刻蚀的硅1的面积逐渐在缩小，而起刻蚀作用的粒子数目却维持不变，这使得硅1的刻蚀相当于被增强，进而导致出现损伤)。随着刻蚀的进行，这些损伤D就会发展为最终的缺口。最终形成的缺口的高度基本等于上述的底面高度差H。
[0028]不同参数条件的多次试验也都验证了缺口与底面高度差(特别是刚刻蚀至下方绝缘层时刻蚀底面的高度差，如图2所示的情景)之间的上述关系。
[0029]鉴于上述发现，发明人提出，通过减小等离子刻蚀阶段的工作气压，改善刻蚀底面的平坦度(高度差)，减弱甚至是避免前面所述的刻蚀被增强现象，从而抑制或消除孔底部的缺口现象。具体实施时，既可以自始至终以较低的工作气压完成孔的刻蚀，也可以先以较高的工作气压刻蚀孔的大部分深度，待刻蚀至下方绝缘层或接近下方绝缘层时，再以较低的工作气压完成后续刻蚀。不管以上述的何种方式，都可抑制甚至消除缺口现象。
[0030]以下结合附图，对等离子刻蚀中如何具体实施本发明的方法以抑制通孔底部缺口现象进行说明。需强调的是，这里仅是示例型的阐述，不排除有其它利用本发明的实施方式。
[0031]依据本发明原理而实施的一种可抑制缺口产生的等离子刻蚀通孔工艺，如图4所示，主要包括两个刻蚀阶段:主刻蚀阶段与过刻蚀阶段。其中，先执行的主刻蚀阶段用于形成通孔的主要轮廓及深度，后执行的过刻蚀阶段则在相对较低的气压环境中完成剩余部分的刻蚀从而形成完整的通孔结构。下面结合待加工的半导体器件，详细介绍该工艺的各步骤的实施情形及要达到的效果。
[0032]提供基底。所述基底至少包括位于表面的待蚀刻材料层，以及粘附在待蚀刻材料层下表面的绝缘层。其中，绝缘层的材质与待蚀刻材料层不同，在后续的刻蚀工艺中较难(相对于待刻蚀材料层而言)被腐蚀，适合作为刻蚀停止层。绝缘层的下方还可以有其它材料层。
[0033]在本实施例中，该基底为SOI衬底，如图5所示。其顶层硅10为待蚀刻材料层；埋氧化层20为绝缘层及停止层，可防止对顶层硅10的刻蚀工艺损伤底层硅30。但是本发明并不局限于此，以其它方式提供待蚀刻材料层和停止层，也均在本发明的保护范围之内。
[0034]不仅如此，待蚀刻材料层的材质并不局限于硅，其它任何适合在其内刻蚀通孔的材料，如锗、氧化硅等，亦均可行。其下方绝缘层材质的选择可根据待蚀刻材料层进行调整。另外，在进行刻蚀前，基底内(准确的说是待蚀刻材料层内)可已形成有其它结构，如浅沟槽隔离结构(图中未示出)等。
[0035]如图6,在顶层娃10上方形成掩膜P,比如光刻胶。所述掩膜P遮盖顶层娃10的部分区域；顶层硅10未被遮盖的区域即是将被刻蚀而形成通孔的区域。
[0036]将基底放置于一等离子刻蚀装置内，执行主刻蚀工艺，透过掩膜P异向等离子刻蚀顶层硅10至一定深度，初步形成孔。形成的器件如图7所示，其中，标号12所指为初步形成的孔。在图7中，孔12的中央区域被刻蚀得较快，边缘区域被刻蚀得相对较慢，使得中央区域至边缘区域的连接处形成逐步抬升的阶梯。
[0037]而后，调整该刻蚀装置的反应腔内的气压，在较低的气压环境中，执行过刻蚀工艺，彻底清除上述孔12(参图7)底部的硅材料，形成最终的通孔。上述过刻蚀工艺同样为异向等离子刻蚀工艺。该步结束后形成的器件如图8所示，其中，标号14所指为最终形成的通孔。由于过刻蚀步骤采用了较低的工作气压，保证了孔底部刻蚀的平坦度，从而消除了主刻蚀工艺阶段所形成的阶梯(或者说高度差)，因而避免了孔底部两侧缺口(notching)的产生。
[0038]在等离子刻蚀工艺中，反应腔内气压的设定会直接影响到刻蚀速率。在其它参数条件不变的情况下，气压越高，刻蚀速率越快；气压越低，刻蚀速率越慢，但相应的，刻蚀所形成表面的平坦度越高。在上述主刻蚀阶段中，采用较高的气压完成通孔主要部分的刻蚀，基本保证了刻蚀效率；而收尾阶段(即过刻蚀阶段)采取的低气压只完成很浅深度的刻蚀，因而其在避免或抑制缺口产生的同时，不会明显降低整个刻蚀的效率。
[0039]为保证异向刻蚀中侧壁能保持较高的垂直度，不管是主刻蚀阶段还是过刻蚀阶段，同时通入的气体较佳地都既包括刻蚀气体，也包括钝化气体，其中，刻蚀气体解离所形成的离子与待蚀刻材料反应生成的物质易自基底上分离，以实现刻蚀的目的；钝化气体解离所形成的离子与待蚀刻材料反应生成聚合物，并保留在侧壁上，以实现对侧壁的临时保护。具体的刻蚀气体与钝化气体的选择及两者之间比例的调节，以及刻蚀中各种参数的设定，都可根据待蚀刻的材料以及实际需求作