集成电路装置以及电子设备的制造方法
【技术领域】
[0001 ] 本发明涉及一种集成电路装置以及电子设备等。
【背景技术】
[0002]作为对直流电机或步进电机进行驱动的电机驱动器，已知一种使用Η桥接电路的装置。Η桥接电路具有驱动用的第一晶体管?第四晶体管(开关元件)，第一、第四晶体管与第二、第三晶体管相对于电机而以呈对角的方式电连接。该第一晶体管?第四晶体管通过来自预驱动器的PWM信号而被实施导通或断开控制，并对应于该PWM信号的脉冲宽度而使桥接电路所输出的驱动电流发生变化。
[0003]在对步进电机进行驱动的情况下，例如使用双沟道的Η桥接电路。在第一 Η桥接电路中输入有来自第一预驱动器的PWM信号，在第二 Η桥接电路中输入有来自第二预驱动器的PWM信号。而且，第一 Η桥接电路在步进电机的第一端子与第二端子之间使第一驱动电流流通，第二桥接电路在步进电机的第三端子与第四端子之间使第二驱动电流流通。通过在各步中将第一驱动电流与第二驱动电流切换为预定的电流值，从而使步进电机每一步仅旋转预定的角度。
[0004]作为与上述双沟道的Η桥接电路和预驱动器这样的两个功能块和控制电路相关的技术，而存在专利文献1所公开的技术。在该技术中，将两个功能块上下配置，并在其左右配置两个控制电路。虽然在本申请中对各个Η桥接电路分别用一个预驱动器进行驱动，但在专利文献1的技术中各个控制电路均与两个功能块连接。
[0005]如上所述，在对双沟道的Η桥接电路进行集成的情况下，在布局中，预驱动器与Η桥接电路的配置成为一个课题。
[0006]例如，在将第一预驱动器和第二预驱动器统一配置于一个配置区域中的情况下，从第一预驱动器至第一Η桥接电路的信号线的长度和从第二预驱动器至第二Η桥接电路的信号线的长度有可能差异较大。在该情况下，由于信号线的阻抗的不同，有可能使得导通或断开的正时在各Η桥接电路中不同。或者，有可能因预驱动器和Η桥接电路的配置关系而使布局效率变差，并由于死区而使芯片面积增加。
[0007]专利文献1:日本特开平02-50459号公报
【发明内容】
[0008]根据本发明的几个方式，能够提供一种可使驱动信号的信号线的阻抗均等化或者缩小芯片面积的集成电路装置以及电子设备等。
[0009]本发明的一个方式涉及一种集成电路装置，包括:第一桥接电路，其在对集成电路装置的基板进行俯视观察时，相对于基准线而被配置于第一方向侧的第一区域中；第二桥接电路，其在所述俯视观察时，相对于所述基准线而被配置于与所述第一方向相反的第二方向侧的第二区域中；第一预驱动器，其对所述第一桥接电路进行驱动；第二预驱动器，其对所述第二桥接电路进行驱动，所述第一预驱动器被配置于所述第一区域中，所述第二预驱动器被配置于所述第二区域中。
[0010]根据本发明的一个方式，相对于基准线而在第一方向侧配置有对第一桥接电路进行驱动的第一预驱动器和第一桥接电路，并且相对于基准线而在第二方向侧配置有对第二桥接电路进行驱动的第二预驱动器和第二桥接电路。例如，能够使第一桥接电路以及第一预驱动器和第二桥接电路以及第二预驱动器相对于基准线而对称配置。由此，能够使驱动信号的信号线的阻抗均等化或者缩小芯片面积。
[0011 ] 此外，在本发明的一个方式中，也可以为，在将与所述第一方向以及所述第二方向交叉的方向设为第三方向的情况下，所述第一预驱动器被配置于所述第一桥接电路的所述第三方向侧，所述第二预驱动器被配置于所述第二桥接电路的所述第三方向侧，在所述第一预驱动器与所述第一桥接电路之间设置有第一配线区域，在所述第一配线区域中配线有所述第一预驱动器与所述第一桥接电路之间的信号线，在所述第二预驱动器与所述第二桥接电路之间设置有第二配线区域，在所述第二配线区域中配线有所述第二预驱动器与所述第二桥接电路之间的信号线。
[0012]根据本发明的一个方式，相对于第一桥接电路、第二桥接电路而能够在同一方向的第三方向侧分别对第一预驱动器、第二预驱动器进行配置。由此，能够缩短第一预驱动器和第一桥接电路之间的距离、第二预驱动器和第二桥接电路之间的距离。此外，能够减少预驱动器与桥接电路之间的信号线的向第一方向或第二方向的引线。例如，能够将第一预驱动器与第一桥接电路之间的信号线和第二预驱动器与第二桥接电路的间的信号线的长度设为相同程度。
[0013]此外，在本发明的一个方式中，也可以为，所述第一桥接电路具有:高压侧的第一晶体管；低压侧的第二晶体管；高压侧的第三晶体管；低压侧的第四晶体管，所述第一预驱动器具有对所述第一晶体管至第四晶体管进行驱动的第一驱动器电路至第四驱动器电路，在所述第一区域中，于所述第二驱动器电路以及所述第四驱动器电路的所述第一方向侧配置有所述第一驱动器电路以及所述第三驱动器电路，所述第二桥接电路具有:高压侧的第五晶体管；低压侧的第六晶体管；高压侧的第七晶体管；低压侧的第八晶体管，所述第二预驱动器具有对所述第五晶体管至第八晶体管进行驱动的第五驱动器电路至第八驱动器电路，在所述第二区域中，于所述第六驱动器电路以及所述第八驱动器电路的所述第二方向侧配置有所述第五驱动器电路以及所述第七驱动器电路。
[0014]如果采用这种方式，则能够在第一方向或第二方向上依次排列对低压侧的晶体管进行驱动的驱动器电路、对高压侧的晶体管进行驱动的驱动器电路。由此，能够将对低压侧的晶体管进行驱动的驱动器电路配置在两个高压侧的晶体管之间的附近处，并易于配置从驱动器电路至低压侧的晶体管的信号线。
[0015]此外，在本发明的一个方式中，也可以为，从所述第二驱动器电路向所述第二晶体管的信号线、以及从所述第四驱动器电路向所述第四晶体管的信号线被配线在所述第一晶体管与所述第三晶体管之间的区域中，从所述第六驱动器电路向所述第六晶体管的信号线、以及从所述第八驱动器电路向所述第八晶体管的信号线被配线在所述第五晶体管与所述第七晶体管之间的区域中。
[0016]如此，从驱动器电路向低压侧的晶体管的信号线被配置在高压侧的晶体管之间。根据本发明的一个方式，通过进行上述这样的驱动器电路的配置，从而能够易于配置从驱动器电路至低压侧的晶体管的信号线。
[0017]此外，在本发明的一个方式中，也可以为，构成所述第一驱动器电路以及所述第三驱动器电路的晶体管中的第一耐压的晶体管和高于所述第一耐压的第二耐压的晶体管，在所述第一区域内沿着所述第一方向而配置，构成所述第五驱动器电路以及所述第七驱动器电路的晶体管中的所述第一耐压的晶体管和所述第二耐压的晶体管，在所述第二区域内沿着所述第二方向而配置。
[0018]例如，在耐压的不同处理之间存在相隔预定的距离等的规则，使处理不同的晶体管混在一起效率较低。在这一点上，根据本发明的一个方式，能够将以同一耐压的处理的规则进行布局的晶体管统一，并能够实施有效的布局。
[0019]另外，在本发明的一个方式中，也可以为，包括偏压电路，所述偏压电路被配置在所述第一预驱动器与所述第二预驱动器之间，并向所述第一预驱动器与所述第二预驱动器供给偏压。
[0020]由于预驱动器与检测电路等的模拟电路相比对噪声不敏感，因此能够配置在与模拟电路相比靠桥接电路的附近。因此，能够在第一预驱动器与第二预驱动器之间配置偏压电路，从而能够实施有效的布局。
[0021]另外，在本发明的一个方式中，也可以为，包括保护区域，所述保护区域被设置在所述第一桥接电路以及所述第二桥接电路与所述第一预驱动器以及所述第二预驱动器之间，并用于将集成电路装置的基板设定为基板电位，所述第一预驱动器与所述第一桥接电路之间的信号线和所述第二预驱动器与所述第二桥接电路之间的信号线被配线于所述保护区域之上。
[0022]虽然桥接电路通过斩波动作而对驱动对象进行驱动，但此时构成桥接电路的晶体管进行导通或断开。例如，在上电期间内上电电流流至第一晶体管和第四晶体管，在衰减期间内衰减电流流至第二晶体管和第三晶体管。通过该电流的开关而有噪声向基板供给并传播至模拟电路等，从而成为动作异常的原因。在这一点上，根据本发明的一个方式，通过在桥接电路与预驱动器之间设置有保护区域，从而能够对上述噪声进行吸收或屏蔽。此外，通过在保护区域之上配置信号线，从而能够实施有效的布局。
[0023]另外，在本发明的一个方式中，也可以为，所述第一桥接电路和所述第二桥接电路具有作为DM0S结构的晶体管的高压侧的晶体管和低压侧的晶体管，所述保护区域具有:第一导电型的埋入层，其被形成在第一导电型的所述基板上；第一导电型的阱，其被形成于第一导电型的所述埋入层之上；第一导电型的杂质层，其被形成于第一导电型的所述阱之上。
[0024]构成桥接电路的DM0S结构的晶体管具有第二导电型的埋入层。由于保护区域具有第一导电型的埋入层，从而能够将保护区域设置为以与DM0S结构的晶体管的第二导电型的埋入层同等程度的深度。由于经由第一导电型的基板与第二导电型的埋入层之间的寄生二极管或寄生电容而产生噪声，因此通过在与其同等程度的深度处设置保护区域，从而能够有效地对噪声进行吸收或屏蔽。
[0025]另外，在本发明的一个方式中，也可以为，构成所述第一桥接电路以及所述第二桥接电路的晶体管与端子之间的端子节点通过作为衬垫配线的最上层的配线层而形成，所述第一预驱动器与所述第一桥接电路之间的信号线和所述第二预驱动器与所述第二桥接电路之间的信号线通过与所述最上层的配线层相比而靠下层的配线层而形成。
[0026]通过在桥接电路的晶体管之上设置作为端子的衬垫，并通过利用作为该衬垫配线的最上层的配线层来形成晶体管与端子之间的节点，从而能够减小晶体管与端子之间的寄生电阻。由于桥接电路中流过较大的驱动电流，因此通过减小寄生电阻，从而在电压降或电力效率的观点上较为有利。如此，由于桥接电路的晶体管之上被最上层的配线层所覆盖，因此通过利用下层的配线层来形成预驱动器至桥接电路之间的信号线，从而能够实现预驱动器至桥接电路之间的配线。
[0027]此外，在本发明的一个方式中，也可以为，通过所述第一桥接电路所输出的第一驱动电流和所述第二桥接电路所输出的第二驱动电流而对步进电机进行驱动。
[0028]此外，在本发明的一个方式中，也可以为，包括控制电路，所述控制电路对所述第一桥接电路和所述第二桥接电路进行控制，所述控制电路在于第一期间至第N期间中所述步进电机旋转一周的情况下，在所述第一期间至第N期间的各个期间的切换中使所述第一驱动电流和所述第二驱动电流变化，并通过将所述第一期间至第N期间作为一周期而使所述第一驱动电流和所述第二驱动电流进行周期性变化从而对所述步进电机进行驱动控制。
[0029]如此，在通过第一桥接电路和第二桥接电路而对步进电机进行驱动的情况下，如果在第一预驱动器与第一桥接电路之间的信号线和第二预驱动器与第二桥接电路之间的信号线中寄生电阻不同，则晶体管的导通或断开的正时有可能在第一桥接电路和第二桥接电路中不同。而且，由于该正时的不同，而有可能使步进电机的驱动产生不良现象。在这一点上，根据本发明的一个方式，能够相对于基准线而进行对称的配置，从而能够在将两信号线的寄生电阻设为同等程度。由此，能够降低在步进电机的驱动中产生不良现象的可能性。
[0030]另外，本发明的其他方式涉及一种电子设备，其包括上述任一种方式所述的集成电路装置
【附图说明】
[0031]图1表示本实施方式的集成电路装置的比较例的布局结构。
[0032]图2表示本实施方式的集成电路装置的布局结构示例。
[0033]图3表示本实施方式的集成电路装置的第一详细布局结构示例。
[0034]图4表示本实施方式的集成电路装置的第二详细布局结构示例。
[0035]图5为模式化表示本实施方式的集成电路装置的第三详细布局结构示例、和半导体芯片的截面的断面的剖视图。
[0036]图6为保护区域的说明图。
[0037]图7表示本实施方式的集成电路装置的电路结构示例。
[0038]图8(A)为上电期间的工作说明图。图8(B)为衰减期间的工作说明图。
[0039]图9为斩波动作的说明图。
[0040]图10为步进电机的驱动方法的说明图。
[0041]图11表示对高压侧晶体管进行驱动的驱动器电路的详细的结构示例。
[0042]图12表示对低压