具有带有顶部阻挡层的自对准鳍的非平面半导体器件的制作方法
【技术领域】
[0001]本发明的实施例在半导体器件和处理的领域中，并且特别在具有带有顶部阻挡层的自对准鳍的非平面半导体器件和制造具有带有顶部阻挡层的自对准鳍的非平面半导体器件的方法的领域中。
【背景技术】
[0002]对于过去的数十年，集成电路中的特征的缩放已经是在日益增长的半导体工业背后的驱动力。缩放到越来越小的特征使能在半导体芯片的有限基板面(real estate)上的功能单元的增加的密度。例如，收缩晶体管大小允许增加的数量的存储器或逻辑器件在芯片上的合并，从而导致具有增加的容量的产品的制造。然而，对于不断更多的容量的驱动并不是没有问题。优化每一个器件的性能的必要性变得日益显著。
[0003]在集成电路器件的制备中，诸如鳍场效应晶体管(fin-FET)的多栅极晶体管已经随着器件尺寸继续缩减而变得更普遍。在常规工艺中，fin-FET通常在块硅衬底或绝缘体上硅的衬底上制造。在一些实例中，块硅衬底由于它们的低成本和与现有高产出的块硅衬底基础结构的兼容性而是优选的。
[0004]然而，缩放多栅极晶体管已经不是毫无结果。随着微电子电路的这些基础构件块的尺寸被减小以及随着在给定区域中制造的基础构件块的绝对数量被增加，关于用于制造这些构件块的半导体工艺的约束条件已经变得不可抵抗。
【附图说明】
[0005]图1图示了在基于块硅衬底制造fin-FET器件的鳍的常规方法中的各种工艺操作。
[0006]图2A-2H图示了根据本发明的实施例的在制造具有带有顶部阻挡层的自对准鳍的非平面半导体器件的方法中的各种操作的横截面视图，其中:
图2A图示了图案化以具有从其中突出的鳍202的块衬底；
图2B图示了在图2A的结构的鳍中的每一个鳍的暴露的顶表面上执行的注入工艺；
图2C图示了图2B的结构的电介质层在鳍的顶表面下方的凹进以提供具有在其上的鳍的突出部分的隔离层；
图2D图示了图2C的鳍的暴露的部分的热氧化以形成在鳍的暴露的部分的所有表面上的鳍电介质层；
图2E图示了在图2D的结构上方形成的栅极形成层；
图2F图示了图2E的结构的栅极形成层的平面化以提供图2D的结构上方的平面栅极形成层；
图2G图示了图2F的结构上方的硬掩模的形成；以及
图2H图示了图2G的平面栅极形成层和硬掩模到期望的栅极几何结构的图案化以形成在图2D的鳍电介质层和鳍上方的图案化的栅极形成层和图案化的硬掩模。
[0007]图3A图示了根据本发明的实施例的具有带有顶部阻挡层的自对准鳍的非平面半导体器件的横截面视图。
[0008]图3B图示了根据本发明的实施例的沿着图3A的半导体器件的a-a’轴取得的平面图。
[0009]图4图示了根据本发明的一个实现的计算装置。
【具体实施方式】
[0010]描述了具有带有顶部阻挡层的自对准鳍的非平面半导体器件和制造具有带有顶部阻挡层的自对准鳍的非平面半导体器件的方法。在下面的描述中，陈述了许多具体细节，诸如具体集成和材料状况，以便提供对本发明的实施例的透彻理解。对本领域技术人员将明显的是，本发明的实施例可以在没有这些具体细节的情况下被实践。在其它实例中，诸如集成电路设计布局的公知特征不被详细地描述以便不必要地使本发明的实施例晦涩难懂。此外，将理解的是，图中示出的各种实施例是例证性表示，而未必是按比例绘制的。
[0011 ]本文中描述的一个或多个实施例涉及用于自对准f in-FET器件制造的新方法。fin-FET包括顶部阻挡层以减轻或完全消除任何顶部栅极控制。然而，在其它实施例中，可以制造三栅极器件，其中栅极控制的可测量的量从鳍的顶表面上方的栅电极的部分获得。一个或多个实施例可以包括互补金属氧化物半导体(CMOS)f in-FET器件制造、注入工艺中的一个或多个。
[0012]为了提供上下文，用于fin-FET制造的常规方法利用图案化的硬掩模，其图案在用于鳍制造的蚀刻工艺期间被传递到硅。电介质硬掩模材料层在隔离抛光工艺期间被大大地侵蚀，并且其厚度遭受抛光工艺变化。然而，硬掩模厚度的控制对于结果fin-FET晶体管的晶体管特性是关键的。即，现有技术fin-FET技术重重地依赖于工艺控制以减少鳍顶部硬掩模厚度的变化。涉及更复杂集成方案的其它方法也已经由各种研究小组提出，然而，可制造性经常受到损害。相反，本文中描述的一个或多个实施例利用注入工艺来增强氧化行为以选择性地诱发在鳍顶部上的较厚氧化物生长用于隔离或阻挡目的。
[0013]作为现有方法的示例，图1图示了在基于块硅衬底制造fin-FET器件的鳍的常规方法中的各种工艺操作。参考图1的部分(A)，提供了硅衬底(S1-sub)lOO。参考部分(B)，在硅衬底100上形成硬掩模(HM)102，并且在硬掩模102上对光刻胶层(PR)104图案化。参考部分(C)，用光刻胶104的图案对硬掩模102和硅衬底100图案化，并且去除光刻胶104。以这种方式提供图案化的硅衬底106和图案化的硬掩模108。参考部分(D)，在部分(C)的结构上方形成氧化物层(氧化物)110。参考部分(E)，氧化物层110被平面化以暴露图案化的硬掩模108。参考部分(F)，使氧化物层110凹进在图案化的硬掩模108的表面下方以暴露图案化的硅衬底106的侧壁部分。凹进的氧化物层提供隔离层112。突出在隔离层112上方的图案化的硬掩模108和图案化的硅衬底106的部分114提供了用于fin-FET器件的最终制造的鳍，其中图案化的硬掩模108用作上部阻挡层以防止来自鳍的顶表面的栅极控制。
[0014]与图1中图示的方法相反，本文中描述的一个或多个实施例通常提供用来获得如通过自对准方法形成的具有在鳍顶部上的厚氧化物隔离层的fin-FET晶体管的方法。在实施例中，通过这样的集成方案来使得能够实现在鳍的侧壁和顶部处的电介质层厚度的差升。
[0015]更具体地，在实施例中，本文中描述的工艺流程不使超过常规工艺流程的任何附加的光刻操作有必要，相反地利用较低成本的附加的注入和清洗操作。在实施例中，工艺是自对准的。所以，结果器件不遭受附加的光刻配准(registration)误差和/或临界尺寸(CD)变化。此外，工艺是非常稳定的且可以是良好受控的。在实施例中，硬掩模(HM)氧化物厚度取决于注入和氧化工艺的掺杂，如下面更详细描述的。在当前Si技术的情况下，这两个工艺具有非常紧密的工艺控制。结果，在一个实施例中，结果晶体管特性更一致。
[0016]参考图2A，诸如块单晶衬底的块衬底200被图案化以具有从其中突出的鳍202。在一个实施例中，鳍202与衬底200的块部分连续，并且因此，与块衬底200连续形成，如描绘的。电介质层204被形成在块衬底200上方，并且被平面化以暴露鳍202中的每一个鳍的顶表面206。
[〇〇17]在一个实施例中，图2A的例证开始在隔离氧化物沉积之后的工艺流程描述后鳍蚀刻和浅沟槽隔离（STI)抛光。再次参考图2A，可能在一点处已经从鳍202的制造保留的制造物(artifact)也已经被去除。例如，在一个实施例中，诸如氮化硅硬掩模层的硬掩模层以及诸如二氧化硅层的焊盘氧化物层已经从保留的鳍202的顶表面206去除。在一个实施例中，块衬底200以及因此鳍102在该阶段未掺杂或轻掺杂。例如，在特定实施例中，块衬底200以及因此鳍202具有硼掺杂剂杂质原子的小于大约1E17原子/cm3的浓度。然而，在其它实施例中，阱和/或倒退注入已经或将被提供给鳍202和下面的衬底202。在一个这样的示例中，暴露的鳍202的这样的掺杂可以导致在块衬底部分200内的掺杂，其中邻近鳍202共享在块衬底200中的共同的掺杂区域。
[〇〇18]在实施例中，再次参考图2A，电介质层204由诸如用在浅沟槽隔离制造工艺中的二氧化硅组成。电介质层204可以通过化学气相沉积(CVD)或其它沉积工