堆栈存储器的制造方法
【技术领域】
[0001] 本发明设及一种不同基板的存储器装置相互堆积（stack)而电连接的技术。尤 其，设及各基板的存储器单元共有数据转储线，且各数据转储线相互电连接的结构。
【背景技术】
[0002] 过去数十年，随着半导体技术的快速发展，半导体存储器单元的集成度大幅提高。 对于DRAM值ynamicRandomAccessMemory)而言，在一个娃基板上集成的元件数量达到 了数十个亿。增加的元件数量必然会导致功耗的增加，同时还会因寄生效应而导致操作速 度下降。然而，半导体基板材料或者半导体封装材料的特性根本无法满足运样的功率增加 趋势，因此电路设计人员通过降低从外部向集成电路供给的电源电压或者在集成电路内部 设置低于外部电源电压的内部电源电压来进行应对。低的内部电源电压使电路的电压摆幅 低，从而能够大幅降低动态电流消耗（dynamiccurrentconsumption),运对于驱动长数据 线的电路来说是特别有效。如数学式1所示，导线的动态电流消耗L与施加于导线的电压 变化率dVMt和导线电容性负载CJ勺乘积成正比。 阳00引数学式1
阳0化]即使半导体存储装置的集成度提高，也无法减少因由金属或者多晶娃制成的导线 长度增加而伴随的寄生组件，例如，寄生电阻或者寄生电容性负载（capacitiveload)。例 如，集成度从1抓DRAM提高到4抓DRAM时，导线长度也随之增加4倍，从理论上讲寄生组 件也随之增加4倍。当然，由于半导体制造技术越来越精细化，寄生组件实际上不会增加到 理论上的倍数。即便运样，当线宽变细时每个单位长度的寄生电容将减少，但是每个单位长 度的寄生电阻反而会增加，因此，依赖于R和C的乘积的时间常数的信号的总响应时间会随 着集成度的增加而增加。
[0006] 由此，操作速度的下降和功耗的增加现象在半导体存储装置上表现得尤其严重， 运在最近出现的将多个基板堆积成=维的技术中也表现得比较明显。下面，对于运方面的 问题进行更为具体的说明。 阳007] 半导体存储装置中存储二进制信息的存储器单元向行（row)和列（column)方向 阵列（array)，每当集成度增加时二进制信息进出存储器单元的路径的寄生电阻和寄生电 容会快速增加。
[0008] 图Ia示出现有技术中的多种基板通过键合引线的键合来相互连接并封装的堆积 结构。通过举运个例子说明存在的问题。图Ia示出在由多个半导体基板形成的层的多层 封装100中各半导体基板101、103、105通过键合引线的键合来相互连接的剖视图。如果各 个半导体基板为半导体存储装置的情况下，具有如图2所示的形状的模块。
[0009] 图2是假设存储二进制信息的存储器单元向行和列方向阵列而形成一个矩阵 MT_0~MT_31，且32个矩阵又形成一个大的组111~114的图。当然，图2只不过是在 半导体存储装置内部各个矩阵排列的一个例子。如果更详细地示出一个矩阵，则会是图3 所示的结构。
[0010] 各存储器单元（MC)向行和列方向阵列而形成矩阵，在列方向上位线共同地连接 于存储器单元，并读写二进制信息。向存储器单元写入二进制信息的路径大致为：通过连接 在半导体基板外部的针（pin)或者封装（package),按照输入输出电路（10电路）-全局数 据线-本地数据线-位线-存储器单元的顺序进行。读取路径与写入路径的顺序相反。
[0011] 如果将沿着读取和写入路径存在的寄生组件等效地简略表示，则如图4所示一 样。 阳01引当图3为第一基板的半导体存储装置101，位线长度为400ym(微米）时，假设每 个单位ym的电容为InF(纳法），则位线的总电容CeiT为〇.4pF(皮法）。本地数据线的长 度约为位线长度的十倍左右，因此本地数据线的总电容Cuc为4pF，当全局数据线长度为数 据线长度的五倍时，全局数据线的总电容为2〇pF的较大的值。二进制信息经过位线-本 地数据线-全局数据线路径时，应分别W0. 4pF、4pF及20pF的顺序进行充电或者放电，运 意味着数据传播延迟时间将增加。传播延迟时间与路径的时间常数成正比。为了便于计算， 假设路径的总的寄生电阻为IOQ时，路径的时间常数为244PS(皮秒）的较大的值。
[0013] 另外，从功耗的角度考虑，当一个周期为4ns(纳秒）时，如果数据线的电压变化达 至IJ1. 2V，则根据数学式1的动态电流消耗为1. 2mA(毫安）。此时，如果数据由32位组成， 则成对（pair)组成的数据线的总数量为64个，结果在一个周期内32位数据线所消耗的总 的动态电流就能达到1. 2mA的64倍即76. 8mA。并且，经过输入输出电路（10电路）之后， 基于引线键合（wirebonding)或者封装的引线框架的寄生组件CpKc达到几pF至几十pF， 会导致上述的两种问题更加恶化。
[0014] 如图化所示，即使用穿透娃通孔（T虹OU曲SiliconVia,TSV)技术将半导体存储 装置的各基板连接，上述问题也不会消失。只是减少相当于基于引线键合或者封装的引线 框架的寄生组件CpK。导致的传播延迟时间的增加量或者功耗的增加量的量。
[0015] 因此，W=维堆积而提供的半导体装置或者半导体存储装置，需要通过传播延迟 时间的降低来提高操作速度，并降低功耗。
【发明内容】
[0016] (一）要解决的技术问题
[0017] 本发明所要解决的技术问题是提供一种堆找存储器，所述堆找存储器的结构为： 在由包括至少一个W上的半导体存储装置的多个半导体基板堆积的情况下，在一个基板上 形成的数据转储线与在另一个基板上形成的数据转储线电连接。 阳01引（二）技术方案
[0019] 根据本发明的一个方面的堆找存储器，在第一基板上包括第一类型存储器单元， 在第二基板上包括第二类型存储器单元，并且运些存储器单元通过数据转储线相互电连 接。
[0020] 根据本发明的实施例，在第一类型存储器单元或者第二类型存储器单元与数据转 储线之间可增加开关。各数据转储线电连接，所述电连接可W是如金属等导电性物质直接 接触来实现，或者是利用众所周知的DBI等技术，或者是电连接部位通过垫板区域来实现。 垫板区域的导电性物质的宽度可大于形成数据转储线的导电性物质的线的宽度。
[0021] 根据本发明的实施例，第一类型存储器单元或者第二类型存储器单元可W是易失 性存储器单元或者非易失性存储器单元。
[0022] 根据本发明的实施例，在数据转储线和垫板之间可增加用于选择性地连接的转储 开关。
[0023] 根据本发明的另一个方面的堆找存储器，在一个基板上设置有包括存储器单元、 读出放大器列选择电路等的核屯、电路，在另一个基板上设置有负责输入和输出的输入输出 电路，并且在各个基板之间可包括连接所述各基板的数据转储线。
[0024] 根据本发明的实施例，第一类型存储器单元或者第二类型存储器单元与数据转储 线之间可增加开关。
[00巧]根据本发明的又一方面的堆找存储器，在分别属于第一基板和第二基板的存储器 单元通过数据转储线相互收发数据时，运些数据转储线与基板的外部收发数据时所需的线 的位线或者字线无关，可W单独存在。
[0026] (S)有益效果
[0027] 根据本发明，当多个半导体基板叠层时，各个基板之间的数据传输速度加快，且功 耗下降。即使各个基板之间数据转储线一对一对应或者多个相对应时，通过能够选择数据 转储线的开关，能够有效地实现数据转储，因此适合用作缓冲存储器。
【附图说明】
[0028] 图Ia是示出通过键合引线来连接各个基板的现有的结构的图。
[0029] 图化是示出通过穿透娃通孔（TSV)来连接各个基板的现有的结构的图。
[0030] 图2是示出半导体存储器的设置