具有自对准沉块的深沟槽的制作方法
【技术领域】
[0001]本发明涉及半导体装置的领域。更特定来说，本发明涉及集成电路中的深沟槽。
【背景技术】
[0002]半导体装置包含埋入层及用以提供到埋入层的电连接的沉块(sinker)。所述沉块通过以一或多个剂量来植入掺杂剂后续接着激活退火而形成。在激活退火期间的经植入掺杂剂的横向蔓延及掺杂剂的扩散致使沉块具有不合意地大的横向尺寸，从而不利地影响半导体装置的大小。
【发明内容】
[0003]下文呈现简化
【发明内容】
，以便提供对本发明的一或多个方面的基本理解。此
【发明内容】
并非本发明的扩展性概述，且既不打算识别本发明的关键或紧要元件，也不打算划定其范围。而是，本
【发明内容】
的主要目的为以简化形式呈现本发明的一些概念作为稍后所呈现的更详细说明的前言。
[0004]—种具有埋入层的半导体装置具有邻接所述埋入层的深沟槽结构及沿着所述深沟槽结构的侧壁的自对准沉块。所述半导体装置可通过形成深沟槽的向下到所述埋入层的一部分，且沿着所述深沟槽的侧壁将掺杂剂植入到所述半导体装置的衬底中并随后形成所述深沟槽的在所述埋入层下方延伸的其余部分而形成。替代地，所述半导体装置可通过形成所述深沟槽以在所述埋入层下方延伸，且随后沿着所述深沟槽的侧壁将掺杂剂植入到所述半导体装置的所述衬底中而形成。
【附图说明】
[0005]图1是含有埋入层及具有到埋入层的自对准沉块的深沟槽的实例性半导体装置的横截面。
[0006]图2A到图2F是在第一实例性形成过程的连续制作阶段中描绘的图1的半导体装置的横截面。
[0007]图3A到图3F是在另一实例性形成过程的连续制作阶段中描绘的含有埋入层及具有到埋入层的自对准沉块的深沟槽的另一实例性半导体装置的横截面。
[0008]图4是在植入掺杂剂以形成沉块植入层期间描绘的含有埋入层及具有到埋入层的自对准沉块的深沟槽的实例性半导体装置的俯视图。
[0009]图5是在植入掺杂剂以形成沉块植入层期间描绘的含有埋入层及具有到埋入层的自对准沉块的深沟槽的另一实例性半导体装置的俯视图。
[0010]图6是含有埋入层及具有到埋入层的自对准沉块的深沟槽结构的替代半导体装置的横截面。
【具体实施方式】
[0011]以下同在申请中的专利申请案为相关的且特此以引用的方式并入:美国专利申请案14八11，111(德州仪器公司(16138 Instruments)案号T1-72572)、美国专利申请案14/111，111(德州仪器公司案号1'1-72683)及美国专利申请案14八11411(德州仪器公司案号T1-73743)，其全部与本申请案同时提出申请。
[0012]参考附图描述本发明。所述图未按比例绘制且仅提供其以图解说明本发明。下文参考用于图解说明的实例性应用来描述本发明的数个方面。应理解，陈述众多特定细节、关系及方法以提供对本发明的理解。然而，相关领域的技术人员将容易地认识到，可在不使用所述特定细节中的一或多者或者使用其它方法的情况下实践本发明。在其它例子中，未详细展示众所周知的结构或操作以避免使本发明模糊。本发明不限于动作或事件的所图解说明次序，因为一些动作可以不同次序发生及/或与其它动作或事件同时发生。此外，并非需要所有所图解说明动作或事件来实施根据本发明的方法。
[0013]图1是含有埋入层及具有到埋入层的自对准沉块的深沟槽的实例性半导体装置的横截面。半导体装置100形成于衬底102中，衬底102包括基底半导体层104、半导体材料的埋入层106及延伸到衬底102的顶部表面110的上部半导体层108。基底半导体层104可为(举例来说)块体硅晶片、块体硅晶片上的外延层、绝缘体上硅(SOI)晶片。埋入层106可具有至少IX 118Cnf3的平均掺杂密度且通常具有与基底半导体层104相反的导电类型。埋入层106的顶部表面112在衬底102的顶部表面110下方至少2微米，且可在衬底102的顶部表面110下方延伸5微米到10微米。埋入层106可横向地延伸跨越半导体装置100，如图1中所描绘，或可在横向程度上被限制。上部半导体层108可为形成于埋入层上的外延层。上部半导体层108延伸到衬底102的顶部表面110且通常具有与埋入层106相反的导电类型。在当前实例中，基底半导体层104为P型，埋入层106为η型且上部半导体层108为P型。
[0014]—或多个深沟槽结构114安置于衬底102中，在埋入层106下方延伸到基底半导体层104中。深沟槽结构114包含在侧及底部上的接触衬底102的电介质衬里116。电介质衬里116可包含热二氧化硅。深沟槽结构114包含在电介质衬里116上的沟槽填充材料118;沟槽填充材料118通过电介质衬里116而与衬底102隔离。在当前实例中，沟槽填充材料118为导电材料，例如多晶体硅(称为多晶硅)。在当前实例的替代版本中，沟槽填充材料118可为电介质材料(例如二氧化硅)。深沟槽结构114具有小于6微米(举例来说，I微米到4微米)的宽度 120。
[0015]自对准沉块122安置于上部半导体层108中，邻接深沟槽结构114并延伸到埋入层106。自对准沉块122具有与埋入层106相同的导电类型，以便提供到埋入层106的电连接;在当前实例中，自对准沉块122为η型。自对准沉块122从深沟槽结构114横向地延伸达小于2.5微米的厚度124，此可有利地实现半导体装置100的与使用常规沉块的半导体装置相比减小的大小。
[0016]可通过将来自图1的结构的导电类型及掺杂剂的极性适当反转而获得包含P型埋入层及具有到P型埋入层的P型自对准沉块的深沟槽结构的替代半导体装置。包含η型埋入层及具有到η型埋入层的η型自对准沉块的第一深沟槽结构，及包含P型埋入层及具有到P型埋入层的P型自对准沉块的深沟槽结构的半导体装置在当前发明的范围内。
[0017]图2Α到图2F是在实例性形成过程的连续制作阶段中描绘的图1的半导体装置的横截面。参考图2Α，埋入层106及上部半导体层108形成于基底半导体层104上。埋入层106及上部半导体层108可通过将η型掺杂剂植入到p型基底半导体层104中，后续接着热驱动及后续外延过程以生长P型上部半导体层108而形成，使得埋入层106是通过经植入η型掺杂剂的扩散及激活而形成的。
[0018]垫氧化物层126(举例来说，通过热氧化)形成于衬底的顶部表面110处。垫氧化物层126可包含5纳米到30纳米的二氧化硅。垫氮化物层128(举例来说，通过使用氨及硅烷的低压化学气相沉积(LPCVD))形成于垫氧化物层126上。垫氮化物层128可包含100纳米到300纳米的氮化硅。硬掩模氧化物层130(举例来说，通过使用正硅酸四乙酯(也称作四乙氧基硅烷(TEOS))的等离子增强化学气相沉积(PECVD)，或使用高密度等离子(HDP)过程)形成于垫氮化物层128上方。硬掩模氧化物层130可包含500纳米到2微米的二氧化硅。垫氮化物层128提供用于硬掩模氧化物层130的后续蚀刻的蚀刻停止层。
[0019]沟槽掩模132形成于硬掩模氧化物层130上方以便暴露用于图1的深沟槽结构114的区域。沟槽掩模132可包含通过光刻过程形成的光致抗蚀剂，且可进一步包含硬掩模层及/或抗反射层。
[0020]参考图2Β，硬掩模蚀刻过程在由沟槽掩模132暴露的区域中从硬掩模氧化物层130移除材料。硬掩模蚀刻过程可包含使用氟自由基的反应性离子蚀刻(RIE)过程，及/或可包含使用氢氟酸的稀释缓冲水溶液的湿法蚀刻过程。可通过硬掩模蚀刻过程移除垫氮化物层128的一部分，如图2Β中所描绘。可通过硬掩模蚀刻过程腐蚀沟槽掩模132的一部分或全部。
[0021]参考图2C，停止层蚀刻过程在由沟槽掩模132暴露的区域中移除垫氮化物层128及垫氧化物层126。停止层蚀刻过程可包含借助来自参考图2Β所论述的硬掩模蚀刻过程的气体的不同组合的RIE过程。可通过停止层蚀刻过程另外腐蚀沟槽掩模132。
[0022]第一沟槽蚀刻过程在由沟槽掩模132暴露的区域中从衬底102移除材料以形成延伸到埋入层106的部分深沟槽134。第一沟槽蚀刻过程可包含连续蚀刻过程，所述连续蚀刻过程同时从部分深沟槽134的底部移除材料且使部分深沟槽134的侧壁钝化。替代地，第一深沟槽蚀刻过程可包含反复的两步骤过程，所述反复的两步骤过程在第一步骤中从部分深沟槽134的底部移除材料且在第二步骤中使部分深沟槽134的侧壁钝化。在当前实例中，部分深沟槽134并不比埋入层106的底部表面136延伸得深。可通过第一沟槽蚀刻过程另外腐蚀沟槽掩模132。
[0023]参考图2D，n型掺杂剂138沿着部分深沟槽134的侧壁植入到衬底102中以形成η型沉块植入层140。可用多个亚剂量以倾斜角(举例来说，10度到3