具有降低的导通阻抗的垂直fet的制作方法
【专利说明】具有降低的导通阻抗的垂直FET
[0001]相关串请交叉引用
[0002]本申请要求2014 年 12 月 15 日提交的、题为“Low Voltage MOSFET Design withThree Dimens1nal Deplet1n”的美国临时专利申请第62/092，176号的优先权。该临时申请的公开内容通过引用全部并入本申请。
技术领域
[0003]本发明涉及半导体领域，更具体地，涉及具有降低的导通阻抗的垂直FET。
【背景技术】
[0004]诸如硅基沟槽型场效应晶体管(沟槽FET)的IV族功率晶体管用于各种应用。例如，硅基沟槽金属氧化物半导体FET (沟槽M0SFET)可以用于实现功率转换器(同步整流器)或直流(DC)到DC转换器。
[0005]对于很多沟槽FET应用，需要显著地最小化晶体管的导通阻抗(Rd_)。此外，由于利用功率MOSFET的电子器件和系统在尺寸上持续减小，故存在减小MOSFET自身尺寸的对应需求。然而，用于减小沟槽MOSFET尺寸的传统策略可能会不如所愿地增加那些器件的
Rdson °
【发明内容】
[0006]基本如参照至少一个附图所示和/或所述的，并且如在权利要求书中所列的，本公开涉及具有降低的导通阻抗的垂直场效应晶体管(FET)。
【附图说明】
[0007]图1示出了根据一个示例性实施例的具有降低的导通阻抗(RdsJ的垂直场效应晶体管(FET)的顶视图。
[0008]图2示出了图1的示例性垂直FET的沿该图透视线2-2的截面图。
[0009]图3示出了图1的示例性垂直FET的沿该图透视线3-3的截面图。
[0010]图4示出了根据另一示例性实施例的具有降低的Rdscin的垂直FET的顶视图。
[0011]图5示出了图4的示例性垂直FET的沿该图透视线5-5的截面图。
[0012]图6示出了图4的示例性垂直FET的沿该图透视线6_6的截面图。
【具体实施方式】
[0013]如下描述包括与本公开的实施方式相关联的特定信息。本领域技术人员应理解，本公开可以按照与本文中具体讨论的内容不同的方式来实现。本公开的示图及其随附的具体描述仅涉及示例性实施方式。除非另有所指，附图中相同或对应的元件可以由相同或对应的参考标号来表示。此外，本申请中的附图和描述一般不用于等比例绘制，并且也不旨在对应于实际的相关尺寸。
[0014]如上所述，诸如硅基沟槽型场效应晶体管(沟槽FET)的IV族功率晶体管用于各种应用。例如，硅基沟槽金属氧化物半导体FET(沟槽M0SFET)可以用于实现功率转换器(诸如同步整流器)或直流(DC)到DC转换器。对于很多沟槽FET应用，需要显著地最小化晶体管的导通阻抗(RdsJ。此外，由于利用功率MOSFET的电子器件和系统在尺寸上持续减小，故存在MOSFET自身尺寸的对应需求。然而，用于减少沟槽MOSFET尺寸的传统策略可能会不如所愿地增加那些器件的Rd_。
[0015]本申请公开了具有降低的Rdscin的垂直FET。例如，通过利用多个深本体注入部来中断邻近栅极沟槽的另外的基本连续的沟道区域，形成由相应深本体注入部间隔开的多个沟道区域。当FET处于截止状态时，那些沟道区域经历增强的三围3D耗尽。因此，该沟槽FET的漂移区域传导特性可以增加，而无需折中器件的电压平衡(stand-off)能力。因而，本申请中公开的原理可以有利地提供具有降低的Rdscin的沟槽FET，尺寸降低而不增加Rd_，或者这两种期望的特征的组合。
[0016]应注意，为了描述的方便和简洁，通过参照硅基垂直功率FET的特定实施方式描述本发明的原理。然而，需要强调的是，这些实施方式仅是示例性的，并且本文公开的本发明的原理可以广泛地用于其他基于IV族材料或基于II1-V族半导体的垂直功率器件。
[0017]还应注意，如本文所使用的，术语“II1-V族”表示包括至少一个III族元素和至少一个V族元素的化合物半导体。例如，II1-V族半导体可以是包含氮和至少一个III族元素的III族氮化物半导体的形式。例如，可以使用氮化镓(GaN)来制造III族氮化物功率FET，其中III族元素包括一些或者可观数量的镓，但是还可以包括除镓以外的其他III族元素。
[0018]参照图1，图1示出了根据一个示例性实施方式的具有降低的Rdscin的垂直FET的顶视图。垂直FET 100包括栅极沟槽106、高掺杂源极扩散部104、以及高掺杂本体接触部118。如图1所示，栅极沟槽106包括栅电极116、以及位于栅电极116和邻近栅极沟槽106的沟道区域110之间的栅极电介质112。如图1所示，深本体注入部128以虚线轮廓示出，以表示深本体注入部128大致位于高掺杂的源极扩散部104下方，并且在图1中表示为通过源极扩散部104所见。
[0019]根据图1中所示的实施方式，深本体注入部128被示出为大致仅位于高掺杂源极扩散部104下方的空间受限的注入部。S卩，根据本示例性实施例，深本体注入部不在高掺杂本体接触部118下方或者栅极沟槽106下方延伸。应理解，除上文所识别的垂直FET 100的特征之外，图1还包括在图2和图3中示出的分别对应于垂直FET 100的截面图的透视线2-2和3-3，并且下文中将会更为详尽的描述。
[0020]继续图2，图2示出了沿图1的透视线2-2的示例性垂直FET200的截面图。如图2所示，垂直FET 200包括位于衬底230的底表面处的高掺杂N型漏极232、以及位于高掺杂N型漏极232上方的N型漂移区域234。此外，垂直FET 200包括位于N型漂移区域234上方并且在其中形成有高掺杂的N型源极扩散部204的P型本体区域238、以及延伸通过P型本体区域238进入N型漂移区域234的栅极沟槽206。图2中还示出了栅电极216、衬垫栅极沟槽206的栅极电介质212、高掺杂P型本体接触部218、邻近栅极沟槽206的沟道区域210、以及栅极沟槽206的深度244。
[0021]垂直FET 200对应于图1中的垂直FET 100，并且可以共享归因于本申请中对应部件的任何特征。换言之，高掺杂的N型源极扩散部204和高掺杂的P型本体接触部218对应于图1中的相应高掺杂的源极扩散部104和高掺杂的本体接触部118，并且可以共享归因于本申请中对应部件的任何特征。此外，图2中的栅极沟槽206、栅电极216、和栅极电介质212分别对应于图1中的栅极沟槽106、栅电极116、和栅极电介质112，并且可以共享归因于本申请中对应部件的任何特征。另外，邻近栅极沟槽206的沟道区域210对应于图1中的邻近栅极沟槽106的沟道区域110，并且可以共享归因于本申请中对应部件的任何特征。
[0022]应注意，邻近栅极沟槽206的沟道区域210是由绝缘的栅电极216控制的。沟道区域210通过紧邻栅极沟槽206的P型本体区域238提供相应的传导路径。因而，当垂直FET 200导通时，沟道区域210通过P型本体区域238被制造为N型传导路径，以便经由N型漂移区域234将N型漏极232电耦合至N型源极扩散部204。因此，根据图2所示的实施方式，沟道区域210被配置为提供N型传导沟道。
[0023]还应注意，尽管图2中示出的实施方式将垂直FET 200表示为具有N型漏极232、N型漂移区域234、P型本体区域238、以及N型源极扩散部204的η沟道器件，该表示仅为示例性的。在其他实施方式中，可以反转描述的极性，使得垂直FET 200可以是具有P型漏极、P型漂移区域、N型本体区域、以及P型源极扩散部的P沟道器件。
[0024]衬底230可以是例如硅(Si)衬底或碳化硅(SiC)衬底。在一些实施方式中，衬底230可以包括在衬底230的外延硅层中形成为外延区域的P型本体区域238和N型漂移区域234。该外延硅层的形成可以通过本领域已知的任何适当方法执行，诸如化学气相沉积(CVD)或分子束外延(MBE)。更具体地，然而，N型漂移区域234和P型本体区域238可以形成在包含在衬底230中的任何适当的元素或化合物半导体层中。
[0025]因此，在其他实施方式中，N型漂移区域234和P型本体区域238不需要通过外延生长形成，和/或不需要由硅形成。例如，在一个可选实施方式中，N型漂移区域234和P型本体区域238可以形成在衬底230的漂移区硅层中。在其他实施方式中，N型漂移区