[0041]移至图6，图6示出了沿图4的透视线6-6的示例性垂直FET 600的截面图。如图6所示，垂直FET 600包括:高掺杂的N型漏极632，位于衬底630的底表面；以及N型漂移区域634，位于高掺杂N型漏极632上方。此外，垂直FET 600包括:P型本体区域638，位于N型漂移区域634上方并且在其中形成有高掺杂的N型源极扩散部604 ;以及栅极沟槽606，延伸通过P型本体区域638。图6中还示出了栅电极616、衬垫栅极沟槽606的栅极电介质612、高掺杂的P型本体接触部618、和形成在N型漂移区域634中具有深度648的P型深本体注入部628。
[0042]垂直FET 600对应于图4/图5中的操作FET 400/500，并且可以共享归因于本申请中对应部件的任何特征。换言之，衬垫630、N型漏极632、N型漂移区域634、以及P型本体区域638分别对应于图5中的衬底530、N型漏极532、N型漂移区域534、以及P型本体区域538，并且可以共享归因于本申请中对应部件的任何特征。此外，高掺杂的N型源极扩散部604和高掺杂的P型本体接触部618分别对应于图4/图5中的相应的高掺杂的源极扩散部404/504以及高掺杂的本体接触部418/518，并且可以共享归因于本申请中对应部件的任何特征。
[0043]图6中的包括栅电极616和栅极电介质612的栅极沟槽606对应于图4/图5中包括相应的栅电极416/516和栅极电介质412/512的栅极沟槽406/506，并且可以共享归因于本申请中对应部件的任何特征。g卩，图5中的相同栅极沟槽506和栅极沟槽506具有深度544。此外，P型深不同注入628对应于图4中的深本体注入部428，并且可以共享归因于本申请中对应部件的任何特征。
[0044]根据图6中所述的实施方式，P型深本体注入部628位于高掺杂P型本体接触部618、N型源极扩散部604、以及栅极沟槽606下方并在其下方延伸。应注意，尽管深本体注入部628在被形成在η沟道垂直FET 600中时是P型，在垂直FET 600是具有P型漂移区域的P沟道器件的实施方式中，深本体注入部628是N型。
[0045]P型深本体注入部628具有与P型本体区域638相同的导电类型，但是延伸的深度648比栅极沟槽606的深度544更大。此外，P型深本体注入部628的掺杂浓度可以基本等于P型本体区域638的掺杂浓度。因此，并且如图6所示，P型深本体注入部628存在于高掺杂的N型源极扩散部604下方有效地将P型本体区域638的深度延伸至深度648。因而，对应于图4/图5中的沟道区域410/510的沟道区域没有出现在图6所示的垂直FET600的截面图部分中。此外，还参照图4可见，沟道区域410/510由相应的P型深本体注入部420/628沿栅极沟槽406/506/606间隔开。
[0046]除了沿栅极沟槽406/506/606将沟道区域410/510间隔开，深本体注入部428/628的存在导致N型漂移区域534的3D耗尽。即，除了 N型漂移区域534存在于传统的沟槽FET结构中，深本体注入部428/628提供了深本体注入部428/628之间的N型漂移区域534的附加横向耗尽，如图4所示。因此，N型漂移区域534的导电性可以相对于传统垂直FET结构而增加，从而降低Rdscin，而不折衷垂直FET 600的电压平衡能力。可选地，或者附加地，垂直FET 600可以实现为比使用传统设计的可能更小的器件，而不增加垂直FET 600的Rd_。
[0047]通过上文描述可知，在不背离本申请概念的范围的前提下，多种技术可以用于实现本申请中描述的概念。此外，在参照特定实施方式描述概念的同时，本领域技术人员应理解，在不背离这些概念的范围的前提下，可以在形式上以及详细地进行修改。同样，描述的实施方式应在多方面被视为示意性的而非限制性的。还应理解，本申请不限于本文所述的特定实施方式，但是在不背离本公开的范围的前提下，可以进行很多重新布置、修改、以及替换，本申请并不限于本文所述的特定实施方式。
【主权项】
1.一种垂直场效应晶体管(FET)，包括: 衬底，具有位于漏极上方的漂移区域、位于所述漂移区域上方并且在其中形成有源极扩散部的本体区域、延伸通过所述本体区域的栅极沟槽、以及邻近所述栅极沟槽的沟道区域； 所述沟道区域，通过相应的深本体注入部沿所述栅极沟槽间隔开； 每个所述深本体注入部，大致位于至少一个所述源极扩散部下方并且具有比所述栅极沟槽的深度更深的深度。2.根据权利要求1所述的垂直FET，其中所述深本体注入部不在所述栅极沟槽下方延伸。3.根据权利要求1所述的垂直FET，其中每个所述深本体注入部在所述栅极沟槽和至少一个所述源极扩散部下方延伸。4.根据权利要求1所述的垂直FET，进一步包括高掺杂本体接触部，邻近所述源极扩散部，其中所述深本体注入部不在所述高掺杂本体接触部下方延伸。5.根据权利要求1所述的垂直FET，进一步包括高掺杂本体接触部，邻近所述源极扩散部，其中每个所述深本体注入部在至少一个所述高掺杂本体接触部以及至少一个所述源极扩散部下方延伸。6.根据权利要求1所述的垂直FET，进一步包括高掺杂本体接触部，邻近所述源极扩散部，其中所述深本体注入部在所述高掺杂本体接触部、所述源极扩散部、以及所述栅极沟槽下方延伸。7.根据权利要求1所述的垂直FET，其中所述垂直FET是η沟道器件，以及其中所述深本体注入部是P型。8.根据权利要求1所述的垂直FET，其中所述垂直FET是P沟道器件，以及其中所述深本体注入部是N型。9.根据权利要求1所述的垂直FET，其中所述深本体注入部的掺杂浓度基本等于所述本体区域的掺杂浓度。10.根据权利要求1所述的垂直FET，其中所述垂直FET是基于IV族半导体的FET。11.根据权利要求1所述的垂直FET，其中所述垂直FET是硅FET。12.一种η沟道垂直场效应晶体管(FET)，包括: 衬底，具有位于漏极上方的外延漂移区域、位于所述外延漂移区域上方并且在其中形成有源极扩散部的外延本体区域、延伸通过所述外延本体区域的栅极沟槽、以及邻近所述栅极沟槽的沟道区域； 所述沟道区域，通过形成在所述外延漂移区域中的相应的P型深本体注入部沿所述栅极沟槽间隔开； 每个所述P型深本体注入部，大致位于至少一个所述源极扩散部下方并且具有比所述栅极沟槽的深度更深的深度。13.根据权利要求12所述的η沟道垂直FET，其中所述P型深本体注入部不在所述栅极沟槽下方延伸。14.根据权利要求12所述的η沟道垂直FET，其中每个所述P型深本体注入部在所述栅极沟槽和至少一个所述源极扩散部下方延伸。15.根据权利要求12所述的η沟道垂直FET，进一步包括高掺杂本体接触部，邻近所述源极扩散部，其中所述P型深本体注入部不在所述高掺杂本体接触部下方延伸。16.根据权利要求12所述的η沟道垂直FET，进一步包括高掺杂本体接触部，邻近所述源极扩散部，其中每个所述P型深本体注入部在至少一个所述高掺杂本体接触部以及至少一个所述源极扩散部下方延伸。17.根据权利要求12所述的η沟道垂直FET，进一步包括高掺杂本体接触部，邻近所述源极扩散部，其中所述P型深本体注入部在所述高掺杂本体接触部、所述源极扩散部、以及所述栅极沟槽下方延伸。18.根据权利要求12所述的η沟道垂直FET，其中所述P型深本体注入部的掺杂浓度基本等于所述外延本体区域的掺杂浓度。19.根据权利要求12所述的η沟道垂直FET，其中所述η沟道垂直FET是基于IV族半导体的FET。20.根据权利要求12所述的η沟道垂直FET，其中所述η沟道垂直FET是硅FET。
【专利摘要】本公开涉及具有降低的导通阻抗的垂直FET。在一个实施方式中，一种垂直场效应晶体管(FET)包括：衬底，具有位于漏极上方的漂移区域、位于漂移区域上方并且在其中形成有源极扩散部的本体区域、延伸通过本体区域的栅极沟槽、以及邻近栅极沟槽的沟道区域。沟道区域通过相应深本体注入部沿栅极沟槽间隔开。每个深本体注入部大致位于至少一个源极扩散部下方并且具有比栅极沟槽的深度更深的深度。
【IPC分类】H01L29/10, H01L21/336, H01L29/78
【公开号】CN105702735
【申请号】CN201510929208
【发明人】H·奈克, T·D·亨森, N·兰简
【申请人】英飞凌科技美国公司
【公开日】2016年6月22日
【申请日】2015年12月14日
【公告号】DE102015121868A1, US20160172484