半导体器件及制造半导体器件的方法
【专利说明】半导体器件及制造半导体器件的方法
[0001]相关申请的交叉引用
[0002]2014年12月1日提出的日本专利申请N0.2014-249833的公开，包括说明书、附图和摘要，通过引用的方式将其作为整体合并于此。
技术领域
[0003]本发明涉及一种半导体器件及制造该半导体器件的方法。例如，该方法优选用在包括氮化物半导体的半导体器件中。
【背景技术】
[0004]每个都包括具有带隙宽于硅(Si)的II1-V族化合物的半导体器件，现在成为感兴趣的主题。其中，包括氮化镓(GaN)的MISFET具有以下优势:I)高介电击穿电场，2)高电子饱和速度，3)热导率大，4)AlGaN和GaN之间的良好异质结成形性，以及5)无毒、安全的材料。
[0005]例如，日本未审专利申请公开N0.2012-156164公开了具有第一凹槽部、比第一凹槽部浅的第二凹槽部和栅极部分的异质结半导体器件。
【发明内容】
[0006]本发明人通过研究和开发进行了认真研究，以改善包括这种氮化物半导体的半导体器件的性能。在这个过程中，他们对包括氮化物半导体的半导体器件的性能进行了研究，并且发现当增加阻挡层的Al浓度以减小导通电阻时，阈值电压会降低。
[0007]从本说明书和附图的描述，将说明其他问题和新的特征。
[0008]虽然在本文中公开了一些实施例，但可将典型的实施例简要概括如下。
[0009]以本申请公开的一个实施例说明的一种半导体器件，包括以该顺序提供在衬底上方的第一氮化物半导体层、第二氮化物半导体层和第三氮化物半导体层，以及布置在其间有栅极绝缘膜的第一开口中的栅极电极。第一开口穿过第三氮化物半导体层到达第二氮化物半导体层的中间。第一区域布置在第一开口的两侧上。靠近第一电极一侧上的第一区域中的二维电子气的浓度低于在靠近第一电极一侧上的第一区域端部和第一电极之间的、第二区域中的二维电子气的浓度。
[0010]以本申请公开的一个实施例说明的制造半导体器件的方法，包括在衬底上方以该顺序形成第一氮化物半导体层、第二氮化物半导体层和第三氮化物半导体层的步骤。该方法进一步包括形成沟槽的步骤，该沟槽具有穿过第一区域中的第三氮化物半导体层到达第二氮化物半导体层的中间的第一开口，以及到达第二区域中的第三氮化物半导体层的中间的第二开口。该方法进一步包括在其间有栅极绝缘膜的沟槽中形成栅极电极的步骤。
[0011]根据下面的以本申请公开的典型实施例说明的半导体器件，能够改善半导体器件的性能。
[0012]根据下面的以本申请公开的典型实施例说明的制造半导体器件的方法，能够制造具有良好性能的半导体器件。
【附图说明】
[0013]图1是示出第一实施例的半导体器件的配置的截面图。
[0014]图2是示出第一实施例的半导体器件的配置的平面图。
[0015]图3是示出第一实施例的半导体器件的配置的平面图。
[0016]图4是示出第一实施例的半导体器件的制造步骤的截面图。
[0017]图5是示出第一实施例的半导体器件的、图4之后的制造步骤的截面图。
[0018]图6是示出第一实施例的半导体器件的、图5之后的制造步骤的截面图。
[0019]图7是示出第一实施例的半导体器件的、图6之后的制造步骤的截面图。
[0020]图8是示出第一实施例的半导体器件的、图7之后的制造步骤的截面图。
[0021]图9是示出第一实施例的半导体器件的、图8之后的制造步骤的截面图。
[0022]图10是示出第一实施例的半导体器件的、图9之后的制造步骤的截面图。
[0023]图11是示出第一实施例的半导体器件的、图10之后的制造步骤的截面图。
[0024]图12是示出第一实施例的半导体器件的、图11之后的制造步骤的截面图。
[0025]图13是示出阻挡层的Al浓度和阈值电压之间的关系的图。
[0026]图14是不出Ns和阈值电压之间的关系的图。
[0027]图15是在沟道形成区附近的能带图。
[0028]图16是示出在使用高Al浓度的阻挡层情况下降低阈值电压的示意图。
[0029]图17是示出缓冲层和阻挡层之间的Al浓度差与阻挡层厚度之间的关系的图。
[0030]图18是示出第一实施例的应用I的半导体器件的配置的截面图。
[0031 ]图19A包括比较例的半导体器件的截面图，以及沟槽部的能带图。
[0032]图19B包括第一实施例的应用2的半导体器件的截面图，以及沟槽部的能带图。
[0033]图20是示出第二实施例的半导体器件的配置的截面图。
[0034]图21是示出阻挡层的Al浓度和Ns之间关系的图。
[0035]图22是示出第二实施例的半导体器件的制造步骤的截面图。
[0036]图23是示出第二实施例的半导体器件的、图22之后的制造步骤的截面图。
[0037]图24是示出第二实施例的半导体器件的、图23之后的制造步骤的截面图。
[0038]图25是示出第二实施例的半导体器件的、图24之后的制造步骤的截面图。
[0039]图26是示出第二实施例的半导体器件的、图25之后的制造步骤的截面图。
[0040]图27是示出第二实施例的半导体器件的、图26之后的制造步骤的截面图。
[0041]图28是示出第二实施例的半导体器件的、图27之后的制造步骤的截面图。
[0042]图29是示出第三实施例的半导体器件的配置的截面图。
[0043]图30是示出第三实施例的半导体器件的制造步骤的截面图。
[0044]图31是示出第三实施例的半导体器件的、图30之后的制造步骤的截面图。
[0045]图32是示出第三实施例的半导体器件的、图31之后的制造步骤的截面图。
[0046]图33是示出第三实施例的半导体器件的、图32之后的制造步骤的截面图。
[0047]图34是示出第三实施例的半导体器件的、图33之后的制造步骤的截面图。
[0048]图35是示出第三实施例的半导体器件的、图34之后的制造步骤的截面图。
[0049]图36是示出第四实施例的应用A的半导体器件的配置的截面图。
[0050]图37是示出第四实施例的应用B的半导体器件的配置的截面图。
[0051]图38是示出第四实施例的应用C的半导体器件的配置的截面图。
[0052]图39是示出第四实施例的应用C的半导体器件的另一配置的截面图。
[0053]图40是示出第四实施例的应用D的半导体器件的配置的截面图。
[0054]图41是示出第四实施例的应用D的半导体器件的另一配置的截面图。
[0055]图42是示出第四实施例的应用E的半导体器件的配置的截面图。
[0056]图43是示出第四实施例的应用E的半导体器件的另一配置的截面图。
[0057]图44是示出第五实施例的半导体器件的配置的截面图。
[0058]图45是示出第五实施例的半导体器件的制造步骤的截面图。
[0059]图46是示出第五实施例的半导体器件的、图45之后的制造步骤的截面图。
[0060]图47是示出第五实施例的半导体器件的、图46之后的制造步骤的截面图。
[0061]图48是示出第五实施例的半导体器件的、图47之后的制造步骤的截面图。
[0062]图49是示出第六实施例的半导体器件的配置的截面图。
【具体实施方式】
[0063]虽然为了必要的便利，可分别在多个部分或实施例中描述下面的各个实施例，但他们不是彼此无关的，除了特别规定的情况以外，且他们是一个是另一个的一部分或全部的修改、应用、详细说明、附录等的关系。在下面的各个实施例中，当提及元件的数量等(包括数字、数值、数量、范围等)时，该数字不限定于特定的数字，除了特别规定的情况以外，以及除了该数字主要明确限定于特定数字的情况以外。换句话说，该数字可以不小于或不大于特定数字。
[0064]在下面的各个实施例中，应该意识到，该实施例的构成元件(包括元件步骤等)不一定是必不可少的，除了特别规定的情况以外，以及除了构成元件原则上可能是必不可少的情况以外。同样，在下面的各个实施例中，对构成元件的形状等、位置关系等的描述意指包括形状等基本类似于构成元件的形状的元件，除了特别规定的情况以外，以及除了原则上可能不包括这种元件的情况以外。同样的情况也适用于上述数字等(包括数字、数值、数量、范围等)。
[0065]在下文中，参考附图，将详细描述一些实施例。在用于说明实施例的所有附图中，具有相同功能的部件指定为相同或相关的数字，并省略重复的描述。当存在多个类似部件(部分)时，将给通用符号添加标记以表示个别的或特定的部分。在下面的实施例中，将不会重复描述等效的或类似的部分，除了特别需要的情况以外。
[0066]为了更好的可视性，没有为用于说明各个实施例的截面图划出阴影线。此外，为了更好的可视性，也可以为平面图划出阴影线。
[0067]在截面和平面图中，各部分的尺寸不对应于实际器件的尺寸，且为了更好的可视性，可将特定部分示出得相对大。当截面图对应于平面图时，为了更好的可视性，也可将特定部分示出得相对大。
[0068]第一实施例
[0069]现在参考附图，将详细描述第一实施例的半导体器件。
[0070]结构说明
[0071]图1是示出第一实施例的半导体器件的结构的截面图。图1中示出的第一实施例的半导体器件(半导体元件)，是包括氮化物半导体的金属-绝缘体-半导体(MIS)场效应晶体管(FET)。该半导体器件可用作为功率晶体管的高电子迀移率晶体管(HEMT)类型。第一实施例的半导体器件是一种所谓的凹陷栅极半导体器件。
[0072]第一实施例的半导体器件具有以该顺序提供在衬底S上的成核层NUC、应变缓和层STR，缓冲层BU、沟道层(电子传输层)CH和阻挡层BA。绝缘膜IF提供在阻挡层BA上。
[0073]栅极电极GE提供在包括开口OAl和开口0A2的沟槽T内，并且提供在其间有栅极绝缘膜GI的绝缘膜IF上。该沟槽T具有浅底部(浅沟槽部)SB和深底部(深沟槽部)DB。每个浅底部SB提供在深底部DB的两侧上。可提供单个浅底部SB以包围深底部DB(见图2)。换句话说，栅极电极GE提供在开口 0A2和浅底部SB(稍后描述的区域ASB)上方。
[0074]开口 OAl穿过绝缘膜IF到达阻挡层BA的中间(见图6)。开口 OAl的底面(底部)对应于浅底部SB。该浅底部SB位于阻挡层BA内。换句话说，阻挡层BA从浅底部SB暴露出。换句话说，阻挡层BA保持在浅底部SB的下面。开口 0A2穿过绝缘膜IF和阻挡层BA到达沟道层CH的中间(见图7)。开口 0A2的底面(底部)对应于深底部DB ο深底部DB位于沟道层CH内。换句话说，沟道层CH从深底部DB暴露出。浅底部SB的形成区称为区域ASB。深底部DB的形成区称为区域ADB。没有沟槽T的区域(具有未被蚀刻的阻挡层BA的区域)称为区域AF。
[0075]在沟道层CH和阻挡层BA之间的界面附近的沟道层CH中产生了二维电子气2DEG。当将正电位(阈值电位)施加到栅极电极GE时，会在栅极绝缘膜GI和沟道层CH之间的界面附近形成沟道。该二维电子气2DEG由下面的机制形成。配置沟道层CH和阻挡层BA的氮化物半导体(该实施例中的氮化镓半导体)，在带隙和电子亲和力方面是彼此不同的。因此，在这种半导体的结平面处形成了井式电位(well-type potential)。电子被积累在井式电位中，因此二维电子气2DEG产生在沟道层CH和阻挡层BA之间的界面附近(见图1)。
[0076]产生在沟道层CH和阻挡层BA之间的界面附近的二维电子气2DEG，由其中具有栅极电极GE的开口 0A2隔开。因此，第一实施例的半导体器件，在没有向栅极电极GE施加正电位(阈值电位)期间保持截止，在向栅极电极GE施加正电位(阈值电位)期间保持导通。这样，半导体器件执行常闭操作。
[0077]缓冲层BU由此提供在沟道层CH的下面，因此在沟道层CH和缓冲层BU之间的界面附近的缓冲层BU中会产生极化电荷(负固定电荷)PC。该极化电荷PC增加了导带，因此允许阈值电位上升到正的一侧(见图15)。这提高了常闭的可操作性。
[0078]源极电极SE提供在栅极电极GE的一侧(图1中的左侧上)的阻挡层BA上。漏极电极DE提供在栅极电极GE另一侧(图1中的右侧上)的阻挡层BA上。源极电极SE和漏极电极DE都布置在提供在层间绝缘膜ILl中的接触孔Cl中和接触孔Cl上。源极电极SE和漏极电极DE用层间绝缘膜IL2覆盖。
[0079]第一实施例的半导体器件被配置为，使得薄阻挡层BA保持在深底部DB两侧上的浅底部SB(开口0A1、感应沟道的区域或沟道区域)中，这降低了在浅底部SB下面的二维电子气2DEG的浓度。由此减小了在浅底部SB下面的二维电子气2DEG的浓度，因此防止了极化电荷PC的导带增强效应的降低。这防止了阈值电位的降低，从而提高了常闭的可操作性。
[0080]提供浅底部SB允许单独调节在其中有浅底部SB的区域ASB和无沟槽T的区域AF之间的二维电子气2DEG的浓度。因此，通过例如增加阻挡层的Al浓度，可以增加区域AF中的