一种半导体器件及其制造方法
【技术领域】
[0001]本发明属于半导体制造领域，尤其涉及一种半导体器件及其制造方法。
【背景技术】
[0002]随着半导体器件的高度集成，MOSFET沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响器件性能的主导因素，这种现象统称为短沟道效应。
[0003]近年来，沟道工程成为一个研究热点，尤其是双沟道工程。对于NMOS器件，引入应变Si作为电子的迀移沟道，对于PMOS器件，引入应变SiGe作为空穴的迀移沟道，从而提高不同载流子的迀移率，提高器件的工作速度。而如何集成具有双沟道的器件成为研究中的重点。
【发明内容】
[0004]本发明的目的在于克服现有技术中的不足，提供一种半导体器件及其制造方法，实现具有双沟道的类SOI器件的集成。
[0005]为实现上述目的，本发明的技术方案为:
[0006]一种半导体器件的制造方法，包括步骤:
[0007]提供半导体衬底；
[0008]在衬底上形成第一半导体层，以及在第一半导体层上依次形成具有第一类型沟道材料的第二半导体层和具有第二类型沟道材料的第三半导体层的叠层；
[0009]在叠层中形成第一刻蚀槽，并通过第一刻蚀槽去除部分第一半导体层，以形成第一空腔；
[0010]填充第一刻蚀槽及第一空腔，以分别形成第一介质槽和第一埋层；
[0011]在叠层中形成第二刻蚀槽，并通过第二刻蚀槽去除剩余的第一半导体层，以形成第二空腔；
[0012]填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层；
[0013]去除部分区域上的第三半导体层，以形成第一类型器件区域和第二类型器件区域。
[0014]可选的，第一刻蚀槽为隔离沟槽的一部分，第二刻蚀槽为隔离沟槽的另一部分。
[0015]可选的，第一刻蚀槽和第二刻蚀槽基本为L型。
[0016]可选的，采用外延工艺，在衬底上形成第一半导体层，以及第一半导体层上的叠层。
[0017]可选的，所述第一半导体层和第三半导体层具有相同的材料。
[0018]可选的，所述衬底为娃衬底，所述第一半导体层和第三半导体层为GexSi1 x，其中0〈χ〈1，所述第二半导体层为娃。
[0019]可选的，在形成第一空腔的步骤中，在通过第一刻蚀槽去除部分第一半导体层的步骤之前，还包括:在第一刻蚀槽的侧壁上形成第一掩盖层；
[0020]在形成第二空腔的步骤中，在通过第二刻蚀槽去除剩余的第一半导体层的步骤之前，还包括:在第二刻蚀槽的侧壁上形成第二掩盖层。
[0021]此外，本发明还提供了一种半导体器件，包括:
[0022]第一类型器件区域和第二类型器件区域，其中:
[0023]第一类型器件区域包括:
[0024]半导体衬底；
[0025]半导体衬底上的埋层；
[0026]埋层上的第二半导体层；
[0027]贯通第二半导体层、与埋层相接的介质槽；
[0028]第二类型器件区域包括:
[0029]半导体衬底；
[0030]半导体衬底上的埋层；
[0031]埋层上依次层叠的第二半导体层和第三半导体层；
[0032]贯通第二半导体层和第三半导体层、与埋层相接的介质槽；
[0033]其中，第二半导体层具有第一类型沟道材料，第三半导体层具有第二类型沟道材料。
[0034]可选的，所述埋层包括相邻的第一埋层和第二埋层，介质槽包括第一介质槽和第二介质槽，第一介质槽位于第一埋层之上，第二介质槽位于第二埋层之上。
[0035]可选的，第一介质槽和第二介质槽组成隔离结构。
[0036]可选的，第一介质槽和第二介质槽基本为L型。
[0037]可选的，所述衬底为体娃衬底，所述第二半导体层为GexSi1 x，其中0〈χ〈1，第三半导体层为硅。
[0038]本发明的半导体器件及其制造方法，在衬底上形成了第一、第二和第三半导体层的堆叠，并通过两次刻蚀、填充工艺，将第一半导体层去除并形成埋层，第二和第三半导体层为不同类型器件的沟道材料，在形成埋层后，去除部分区域的第三半导体层，从而形成了类SOI的双沟道衬底，可第二半导体层和第三半导体层之上分别形成不同类型的器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，第二半导体层和第三半导体层的厚度实现不同沟道的控制，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
【附图说明】
[0039]为了更清楚地说明本发明实施的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0040]图1示出了本发明的半导体器件的制造方法的流程图；
[0041]图2-图21A为根据本发明实施例制造半导体器件的各个制造过程中的结构示意图，其中，图2-21为各个制造过程的俯视图，图2A-21A图为相应俯视图的AA向截面示意图。
【具体实施方式】
[0042]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。
[0043]在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
[0044]其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0045]参考图1所示，本发明提供了一种半导体器件的制造方法，包括:提供半导体衬底；在衬底上形成第一半导体层，以及在第一半导体层上依次形成具有第一类型沟道材料的第二半导体层和具有第二类型沟道材料的第三半导体层的叠层；在叠层中形成第一刻蚀槽，并通过第一刻蚀槽去除部分第一半导体层，以形成第一空腔；填充第一刻蚀槽及第一空腔，以分别形成第一介质槽和第一埋层；在叠层中形成第二刻蚀槽，并通过第二刻蚀槽去除剩余的第一半导体层，以形成第二空腔；填充第二刻蚀槽及第二空腔，以分别形成第二介质槽和第二埋层；去除部分区域上的第三半导体层，以形成第一类型器件区域和第二类型器件区域。
[0046]本发明中，在衬底上形成了第一、第二和第三半导体层的堆叠，并通过两次刻蚀、填充工艺，将第一半导体层去除并形成埋层，第二和第三半导体层为不同类型器件的沟道材料，在形成埋层后，去除部分区域的第三半导体层，从而形成了类SOI的双沟道衬底，可第二半导体层和第三半导体层之上分别形成不同类型的器件，具有低成本、漏电小、功耗低、速度快、工艺较为简单且集成度高的特点。同时，第二半导体层和第三半导体层的厚度实现不同沟道的控制，埋层的厚度可以通过形成的第一半导体层的厚度来调节，满足不同器件的需求，工艺简单易行。
[0047]为了更好的理解本发明的技术方案和技术效果，以下将结合本发明的半导体器件的制造方法的流程图图1和具体的实施例进行详细的描述。
[0048]首先，在步骤S01，提供半导体衬底100，参考图2和图2A(图2的AA向截面图)所示。
[0049]在本发明实施例中，所述半导体衬底100可以为Si衬底、Ge衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等。在本实施例中，所述半导体衬底100为体硅衬底。
[0050]而后，在步骤S02，在衬底100上形成第一半导体层102，以及在第一半导体层102上依次形成具有第一类型沟道材料的第二半导体层104和具有第二类型沟道材料的第三半导体层106的叠层，参考图2和图2A(图2的AA向截面图)所示。
[0051]在本发明实施例中，可以采用外延生长(EPI)工艺，在体硅衬底100上依次外延生长第一半导体层102、第二半导体层104和第三半导体层106，第一半导体层和第三半导体