半导体器件及其制造方法
【技术领域】
[0001]本发明涉及一种半导体器件及其制造方法，特别是涉及一种包括垂直堆叠3D结构的多层FinFET及其制造方法。
【背景技术】
[0002]随着器件尺寸等比例缩减至22nm技术以及以下，诸如鳍片场效应晶体管(FinFET)和三栅(tr1-gate)器件的三维多栅器件成为最有前途的新器件技术之一，这些结构增强了栅极控制能力、抑制了漏电与短沟道效应。
[0003]对于传统工艺而言，通过如下的步骤来对包括FinFET、tr1-gate器件的CMOS器件进行栅极图形化以及形成接触，以便实现隔离的功能器件:
[0004]1、采用布线-切割(line-and-cut)双光刻图形化技术以及随后刻蚀栅极堆叠来对栅极图形化；
[0005]2、采用统一特征尺寸和节距(pitch)来沿一个方向印刷用于栅极图形化的平行线条；
[0006]3、仅在预定的网格节点处布置栅极线端(尖端)；
[0007]4、通过在形成器件间绝缘介质层之后光刻以及刻蚀来形成用于器件栅极电极和源/漏极的导电接触孔。
[0008]上述方法具有一些优点:
[0009]1、简化了适用于特殊照明模式的光刻；
[0010]2、消除了使光刻、刻蚀和OPC复杂化的许多邻近效应。
[0011]FinFET和三栅器件与平面CMOS器件不同，是三维器件。通常，通过选择性干法或者湿法刻蚀在体衬底或者SOI衬底上形成半导体鳍片，然后横跨鳍片而形成栅极堆叠。三维三栅晶体管在垂直鳍片结构的三个侧边上均形成了导电沟道，由此提供了“全耗尽”运行模式。三栅晶体管也可以具有连接起来的多个鳍片以增大用于更高性能的总驱动能力。
[0012]然而，随着FinFET器件进入22nm技术节点并且进一步缩减，鳍片的尺寸变得越来越小，例如仅约10?30nm。FinFET三维器件的鳍片与栅极电极之间的节距变得越来越小，使得图形化刻蚀和填充工艺变得越来越困难。因此，传统的二维阵列排布的多个FinFET阵列构成的器件的集成度受限于用于形成电接触和电互连的工艺。
【发明内容】
[0013]由上所述，本发明的目的在于克服上述技术困难，提高器件的集成度。
[0014]为此，本发明提供了一种半导体器件，包括第一器件层和位于所述第一器件层之上的第二器件层，其中第一器件层包括衬底上的第一多个鳍片结构、以及横跨所述第一多个鳍片结构的第一栅极堆叠结构，第二器件层包括第二多个鳍片结构、以及横跨所述第二多个鳍片结构的第二栅极堆叠结构，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间。
[0015]其中，所述第二多个鳍片结构的鳍片之间的节距等于所述第一多个鳍片结构的鳍片之间的节距。
[0016]其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间的正中处。
[0017]其中，所述第二栅极堆叠结构与第一栅极堆叠结构垂直对准并且具有相同的节距。
[0018]其中，第二栅极堆叠结构和第一栅极堆叠结构均包括各自的栅极绝缘层和栅极导电层，相邻器件层的栅极导电层之间通过各自的栅极绝缘层而绝缘隔离。
[0019]其中，半导体器件具有相互交替堆叠的多个第一器件层和多个第二器件层。
[0020]其中，第二多个鳍片结构与第一栅极堆叠结构之间具有绝缘隔离层。
[0021]本发明还提供了一种半导体器件制造方法，包括步骤:
[0022]a、在衬底上形成第一多个鳍片结构；
[0023]b、形成横跨在第一多个鳍片结构上的第一栅极堆叠结构，与第一多个鳍片结构一起构成第一器件层；
[0024]C、以第一栅极堆叠结构两侧的第一多个鳍片结构为种晶层，外延生长形成外延层；
[0025]d、刻蚀外延层形成第二多个鳍片结构，其中第二多个鳍片结构的每个第二鳍片在第一多个鳍片结构的相邻两个第一鳍片之间；
[0026]e、形成横跨在第二多个鳍片结构上的第二栅极堆叠结构，与第二多个鳍片结构一起构成第二器件层。
[0027]其中，所述第二多个鳍片结构的鳍片之间的节距等于所述第一多个鳍片结构的鳍片之间的节距。
[0028]其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间的正中处。
[0029]其中，所述第二栅极堆叠结构与第一栅极堆叠结构垂直对准并且具有相同的节距。
[0030]其中，第二栅极堆叠结构和第一栅极堆叠结构均包括各自的栅极绝缘层和栅极导电层，相邻器件层的栅极导电层之间通过各自的栅极绝缘层而绝缘隔离。
[0031]其中，交替循环执行步骤a至e，使得半导体器件具有相互交替堆叠的多个第一器件层和多个第二器件层。
[0032]其中，在步骤b与步骤c之间进一步在第二多个鳍片结构与第一栅极堆叠结构之间形成绝缘隔离层。
[0033]依照本发明的半导体器件及其制造方法，在底部器件层的多个鳍片之间区域之上形成了包含多个鳍片和栅极的顶部器件层，合理利用了 FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。
【附图说明】
[0034]以下参照附图来详细说明本发明的技术方案，其中:
[0035]图1至图5为依照本发明的半导体器件的制造方法各步骤的示意图。
【具体实施方式】
[0036]以下参照附图并结合示意性的实施例来详细说明本发明技术方案的特征及其技术效果，公开了能有效提高器件的集成度、提高器件驱动能力的多子鳍片FinFET及其制造方法。需要指出的是，类似的附图标记表示类似的结构，本申请中所用的术语“第一”、“第二”、“上”、“下”等等可用于修饰各种器件结构或制造工序。这些修饰除非特别说明并非暗示所修饰器件结构或制造工序的空间、次序或层级关系。
[0037]值得注意的是，以下附图1至图5中，每个图的左部所示为器件的顶视图，右部所示为沿顶视图中A-A’剖面线(垂直鳍片延伸分布方向的剖面线，也即沿第二方向)得到的剖视图。
[0038]如图1所示，在衬底I上形成多个第一鳍片1F。提供衬底1，衬底I依照器件用途需要而合理选择，可包括单晶体娃(Si)、单晶体锗(Ge)、SO1、GeO1、应变娃(Strained Si)、锗硅(SiGe)，或是化合物半导体材料，例如氮化镓(GaN)、砷化镓(GaAs)、磷化铟(InP)、锑化铟(InSb)，以及碳基半导体例如石墨烯、SiC、碳纳管等等。出于与CMOS工艺兼容的考虑，衬底I优选地为体Si或SOI。优选地，在衬底I上通过LPCVD、PECVD, HDPCVD, MOCVD,MBE、ALD、蒸发、溅射等常规工艺形成硬掩模层2，其材料可以选自氧化硅、氮化硅、氮氧化硅、非晶碳、类金刚石无定形碳(DLC)等及其组合。在绝缘材料上通过旋涂、喷涂、丝网印刷等工艺形成聚合物材料的光刻胶，随后采用预设的模板曝光、显影，得到多个平行的光刻胶线条。以光刻胶线条为掩模，对绝缘材料进行干法刻蚀，在衬底I形成多个平行的绝缘材料线条构成的第一硬掩模线条2，沿第一方向延伸分布。例如，硬掩模线条2自身的长度/宽度(沿图1中A-A’方向，也即沿最终器件栅极堆叠延伸方向或称作第二方向)为50?200nm，平行线条2之间的间距、节距为10?50nm。虽然本发明图示中均显示了周期性的线条，然而实际上可以依据版图设计需要合理设置线条自身宽度与节距，也即线条布局可以是离散、分立的。随后，以硬掩模层图形2为掩模，刻蚀衬底1，在衬底I中形成多个沿第一方向平行分布的第一沟槽IG以及第一沟槽IG之间剩余的衬底I材料所构成的第一鳍片1F。沟槽IG的深宽比优选地大于5:1。在本发明一个实施例中，刻蚀工艺可以是湿法腐蚀，对于Si(单晶体Si或者SOI)材质的衬底I而言，湿法腐蚀的刻蚀剂为四甲基氢氧化铵(TMAH)或者KOH溶液，对于其他材质(SiGe、Ge、GaN等)可以采用强酸(例如硫酸、硝酸)与强氧化剂(例如双氧水、含臭氧的去离子水)的组合。在本发明另一实施例中，刻蚀工艺例如是等离子干法刻蚀或者反应离子刻蚀，反应气体可以是碳氟基刻蚀气体或其他齒素基刻蚀气体(例如氯气、氯化氢、溴蒸气、溴化氢等)。接着，通过热氧化、热氮化、PECVD, HDPCVD等工艺，在鳍片IF之间的沟槽IG中形成氧化硅或氮化硅等绝缘介质材料层3，构成了第一鳍片IF之间的浅沟槽隔离(STI) 3。STI 3的顶部低于鳍片IF的顶部，并且STI 3的厚度优选地小于鳍片IF高度的2/3?1/3。优选地，形成STI 3之后移除硬掩模图形2，露出鳍片结构IF。
[0039]如图2所示，在第一鳍片IF以及STI 3之上，形成沿第二方向延伸分布的第一栅极堆叠结构4。采用PECVD、HDPCVD、MBE、ALD、蒸发、溅射等工艺，依次在第一鳍片IF顶部和侧壁、以及STI3顶部之上沉积形成第一器件层中各个FinFET器件的栅极绝缘层4A、以及栅极导电层4B。栅极绝缘层4A的材质例如是氧化硅、掺氮氧化硅、氮化硅、或其它高K材料，高 k 材料包括但不限于包括选自 Hf02、HfS1^ HfS1N、HfAlO^ HfTaO^ HfLaO^ HfAlS1^HfLaS1x的給基材料(其中，各材料依照多元金属组分配比以及化学价不同，氧原子含量X可合理调整，例如可为I?6且不限于整数)，或是包括选