自Zr02、La2O3, LaAlO3, T12, Y2O3的稀土基高K介质材料，或是包括Al2O3，以其上述材料的复合层。栅极导电层4B则可为多晶硅、多晶锗硅、或金属，其中金属可包括Co、N1、Cu、Al、Pd、Pt、Ru、Re、Mo、Ta、T1、Hf、Zr、W、Ir、Eu、Nd、Er、La等金属单质、或这些金属的合金以及这些金属的氮化物，栅极导电层4B中还可掺杂有C、F、N、0、B、P、As等元素以调节功函数。栅极导电层4B与栅极绝缘层4A之间还优选通过PVD、CVD、ALD等常规方法形成氮化物的阻挡层(未示出)，阻挡层材质为MxNy, MxSiyNz, MxAlyNz, MaAlxSiyNz，其中 M 为 Ta、T1、Hf、Zr、Mo、W 或其它元素。更优选地，栅极导电层4B与阻挡层不仅采用上下叠置的复合层结构，还可以采用混杂的注入掺杂层结构，也即构成栅极导电层4B与阻挡层的材料同时沉积在栅极绝缘层4A上，因此栅极导电层包括上述阻挡层的材料。随后，任选的，以第一栅极堆叠结构4为掩模，对第一鳍片结构IF执行掺杂注入或者外延生长抬升区，在第一栅极堆叠结构4沿第一方向(也即A-A'方向)两侧在第一鳍片IF中/上形成了源漏区(图中未标出)，由此构成了分布在最低层的第一器件层，包括了多个鳍片的FinFET阵列。
[0040]随后，如图3所示，在整个器件上形成半导体材质的外延层5。以第一栅极堆叠结构4两侧(沿第一方向)暴露出的第一鳍片IF部分(也即底部的第一器件层中的源漏区)为种晶层，外延生长形成材质与鳍片结构IF相同的外延层5，例如为单晶硅、单晶SiGe等。控制外延生长所采用的工艺(例如PECVD、MBE、ALD等)的参数(例如调整温度、气压、生长时间等)，使得外延层5不仅覆盖了第一鳍片IF (源漏区)的顶部，还覆盖了第一鳍片IF的侧壁，并且延伸越过第一鳍片IF之间的沟槽IG而接合从而也形成在STI 3的顶部上。此夕卜，外延层5也覆盖了第一器件层(第一 FinFET阵列)的第一栅极堆叠结构4的顶部和侧壁(也即覆盖了第一栅极导电层4B的顶部和侧壁)。优选地，为了进一步绝缘隔离底层的第一器件层(的栅极4)与上层的第二、第三乃至更多器件层(的半导体层5)，以及为了获得在整个晶片之上的良好均匀性，可以在外延生长层5之前先在底部的第一栅极导电层4B顶部以及侧壁(沿第一方向)上形成绝缘隔离层(图3中未示出)。
[0041]接着，如图4所示，选择性刻蚀外延层5，形成第二多个鳍片结构5F。以刻蚀形成第一鳍片IF类似的工艺，刻蚀外延层5形成第二鳍片结构5F，用作第二器件层(第二 FinFET阵列)的沟道区和源漏区。其中，第二鳍片5F分布在第一鳍片IF之间(沿第一方向)，优选地位于相邻两个鳍片IF之间的中心部，也即第二鳍片5F两侧的两个第一鳍片IF与其等间距/节距。值得注意的是，虽然图4中仅示出了上下两层结构，但是本发明的实施例可以适用于更多层的结构，例如在第一鳍片1F、第二鳍片5F之间区域上方还具有更多的鳍片结构构成了第三器件层、第四器件层等。优选地，相邻两个器件层的鳍片结构之间间距/节距相等，也即上一器件层的鳍片结构中任一个上层鳍片与下一器件层的鳍片结构中的相邻两个下层鳍片之间的节距相等，换言之，上层鳍片分布在相邻两个下层鳍片之间的正中处。在本发明一个优选实施例中，垂直堆叠了 8个FinFET 二维阵列结构而构成了 3D的FinFET阵列，其中顶部的鳍片结构(例如5F)位于底部的鳍片结构(例如1F)之间的正中处。
[0042]如图5所示，在第二鳍片结构5F上，形成沿第二方向分布的第二栅极堆叠结构6。与第一栅极堆叠结构4类似，第二栅极堆叠结构6也包括第二栅极绝缘层6A和第二栅极导电层6B，其工艺和材料可以与层4A/4B相同。优选地，控制刻蚀工艺使得第二栅极堆叠结构6与第一栅极堆叠结构4垂直对准，第二栅极堆叠结构6 (沿第一方向)的节距与第一栅极堆叠结构4相同。如此，可以随后刻蚀穿透各个栅极绝缘层4A/6A等等，形成连接了栅极导电层4B与6B的导电通孔(未示出)而完成了上下两层器件之间的互连。与第一器件层类似，顶部的第二器件层(第二多个FinFET)包括作为器件源漏区和沟道区的多个第二鳍片结构5F，以及横跨第二鳍片结构5F的第二栅极堆叠结构6A/6B。
[0043]由此形成的3D FinFET器件结构具有如图5所示的结构，包括第一器件层和第二器件层，第一器件层包括衬底上的第一多个鳍片结构1F、横跨第一多个鳍片结构IF的第一栅极堆叠结构4 (包括第一栅极绝缘层4A和第一栅极导电层4B)，第二器件层包括在第一器件层之上的第二多个鳍片结构5F、横跨第二多个鳍片结构5F的第二栅极堆叠结构6 (包括第二栅极绝缘层6A和第二栅极导电层6B)。其中，第二多个鳍片结构5F的每个第二鳍片位于第一多个鳍片结构IF的两个第一鳍片之间并优选位于正中处，第二多个鳍片结构5F的鳍片之间的节距等于第一多个鳍片结构IF的鳍片之间的节距，第二栅极堆叠结构6与第一栅极堆叠结构4垂直对准。其他具体结构和材质以及相应的形成工艺已经参照附图列举在以上说明中，在此不再赘述。
[0044]依照本发明的半导体器件及其制造方法，在底部器件层的多个鳍片之间区域之上形成了包含多个鳍片和栅极的顶部器件层，合理利用了 FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。
[0045]尽管已参照一个或多个示例性实施例说明本发明，本领域技术人员可以知晓无需脱离本发明范围而对器件结构做出各种合适的改变和等价方式。此外，由所公开的教导可做出许多可能适于特定情形或材料的修改而不脱离本发明范围。因此，本发明的目的不在于限定在作为用于实现本发明的最佳实施方式而公开的特定实施例，而所公开的器件结构及其制造方法将包括落入本发明范围内的所有实施例。
【主权项】
1.一种半导体器件，包括第一器件层和位于所述第一器件层之上的第二器件层，其中第一器件层包括衬底上的第一多个鳍片结构、以及横跨所述第一多个鳍片结构的第一栅极堆叠结构，第二器件层包括第二多个鳍片结构、以及横跨所述第二多个鳍片结构的第二栅极堆叠结构，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间。2.如权利要求1的半导体器件，其中，所述第二多个鳍片结构的鳍片之间的节距等于所述第一多个鳍片结构的鳍片之间的节距。3.如权利要求1的半导体器件，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间的正中处。4.如权利要求1的半导体器件，其中，所述第二栅极堆叠结构与第一栅极堆叠结构垂直对准并且具有相同的节距。5.如权利要求1的半导体器件，其中，第二栅极堆叠结构和第一栅极堆叠结构均包括各自的栅极绝缘层和栅极导电层，相邻器件层的栅极导电层之间通过各自的栅极绝缘层而绝缘隔离。6.如权利要求1的半导体器件，其中，半导体器件具有相互交替堆叠的多个第一器件层和多个第二器件层。7.如权利要求1的半导体器件，其中，第二多个鳍片结构与第一栅极堆叠结构之间具有绝缘隔离层。8.一种半导体器件制造方法，包括步骤: a、在衬底上形成第一多个鳍片结构； b、形成横跨在第一多个鳍片结构上的第一栅极堆叠结构，与第一多个鳍片结构一起构成第一器件层； C、以第一栅极堆叠结构两侧的第一多个鳍片结构为种晶层，外延生长形成外延层； d、刻蚀外延层形成第二多个鳍片结构，其中第二多个鳍片结构的每个第二鳍片在第一多个鳍片结构的相邻两个第一鳍片之间； e、形成横跨在第二多个鳍片结构上的第二栅极堆叠结构，与第二多个鳍片结构一起构成第二器件层。9.如权利要求8的方法，其中，所述第二多个鳍片结构的鳍片之间的节距等于所述第一多个鳍片结构的鳍片之间的节距。10.如权利要求8的方法，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间的正中处。11.如权利要求8的方法，其中，所述第二栅极堆叠结构与第一栅极堆叠结构垂直对准并且具有相同的节距。12.如权利要求8的方法，其中，第二栅极堆叠结构和第一栅极堆叠结构均包括各自的栅极绝缘层和栅极导电层，相邻器件层的栅极导电层之间通过各自的栅极绝缘层而绝缘隔离。13.如权利要求8的方法，其中，交替循环执行步骤a至e，使得半导体器件具有相互交替堆叠的多个第一器件层和多个第二器件层。14.如权利要求8的方法，其中，在步骤b与步骤c之间进一步在第二多个鳍片结构与 第一栅极堆叠结构之间形成绝缘隔离层。
【专利摘要】一种半导体器件，包括第一器件层和位于所述第一器件层之上的第二器件层，其中第一器件层包括衬底上的第一多个鳍片结构、以及横跨所述第一多个鳍片结构的第一栅极堆叠结构，第二器件层包括第二多个鳍片结构、以及横跨所述第二多个鳍片结构的第二栅极堆叠结构，其中，第二多个鳍片结构的每一个第二鳍片位于第一多个鳍片结构的相邻两个第一鳍片之间。依照本发明的半导体器件及其制造方法，在底部器件层的多个鳍片之间区域之上形成了包含多个鳍片和栅极的顶部器件层，合理利用了FinFET器件鳍片之间的区域，提高了器件的驱动能力而避免了增大芯片面积，有效提高了器件整体性能。
【IPC分类】H01L21/336, H01L29/78
【公开号】CN105702726
【申请号】CN201410708431
【发明人】钟汇才, 赵超, 朱慧珑
【申请人】中国科学院微电子研究所
【公开日】2016年6月22日
【申请日】2014年11月27日