具有双功函数栅极结构的半导体器件的制作方法
【专利说明】具有双功函数栅极结构的半导体器件
[0001]相关申请的交叉引用
[0002]本申请要求于2014年12月16日提交的第10_2014_0181554号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
[0003]本发明的示例性实施例涉及一种半导体器件，更具体地，涉及具有双功函数栅极结构的半导体器件、用于制备其的方法、具有其的存储单元以及具有其的电子设备。
【背景技术】
[0004]由于半导体器件高度集成，故非平面晶体管中的栅极诱导漏极泄漏(GIDL)特性对半导体器件的性能产生重要的影响。
【发明内容】
[0005]各种实施例涉及一种半导体器件及用于制备其的方法，该半导体器件能够改善栅极诱导漏极泄漏(GIDL)电流以及电流驱动能力。
[0006]此外，各种实施例涉及一种能够改善刷新特性的存储单元。
[0007]此外，各种实施例涉及一种具有改善的性能的电子设备。
[0008]在实施例中，半导体器件可以包括:衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；栅电极，形成为填充沟槽的下部；以及覆盖层，形成在栅电极之上以填充沟槽的上部，栅电极包括:第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括含铝金属氮化物；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括含硅非金属材料。第一功函数内衬具有比第二功函数内衬大的功函数。第一功函数内衬具有比硅的中间禁带功函数大的高功函数，第二功函数内衬具有比硅的中间禁带功函数低的低功函数。第一功函数内衬包括氮化钛铝。第二功函数内衬包括N型杂质掺杂多晶硅。栅电极还包括:第一低电阻率电极，部分地填充沟槽的在第一功函数内衬之上的下部；以及第二低电阻率电极，形成在第一电阻率电极之上以填充沟槽的在第二功函数内衬之上的剩余的下部。第二低电阻率电极是对第二功函数内衬不反应的材料。第一低电阻率电极包括无氟材料且与第二功函数内衬不反应。第二低电阻率电极包括对第二功函数内衬反应的材料，第一低电阻率电极包括无氟材料且与第二功函数内衬不反应。半导体器件还包括:鳍状区，形成在其中形成有第一低电阻率电极的沟槽之下。
[0009]在实施例中，半导体器件可以包括:衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；栅电极，形成为填充沟槽的下部；以及覆盖层，形成在栅电极之上以填充沟槽的上部，栅电极包括:第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括含铝金属氮化物；第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括含娃非金属材料；第一低电阻率电极，部分地填充沟槽的在第一功函数内衬之上的下部；以及第二低电阻率电极，形成在第一低电阻率电极之上以填充沟槽的在第二功函数内衬之上的剩余的下部，其中，第一低电阻率电极和第二低电阻率电极中的每个包括与第二功函数内衬反应的材料。栅电极还包括:下阻挡物，在第一功函数内衬与第一低电阻率电极之间；以及上阻挡物，在第二功函数内衬与第二低电阻率电极之间。栅电极还包括:中间阻挡物，在第一低电阻率电极与第二功函数内衬之间。第一低电阻率电极和第二低电阻率电极包括钨。第一功函数内衬包括氮化钛铝，第二功函数内衬包括N型杂质掺杂多晶硅。半导体器件还包括:鳍状区，形成在其中形成有第一低电阻率电极的沟槽之下。
[0010]在实施例中，半导体器件可以包括:衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，以通过沟槽彼此分开；栅电极，形成为填充沟槽的下部；以及覆盖层，形成在栅电极之上以填充沟槽的上部，栅电极包括:第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括含铝金属氮化物；第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括含硅非金属材料；以及低电阻率电极，填充沟槽的在第一功函数内衬和第二功函数内衬之上的下部。低电阻率电极包括:下部分，形成在第一功函数内衬之上以部分地填充沟槽的下部；以及上部分，形成在第二功函数内衬之上以填充沟槽的剩余的下部，且具有倾斜的侧壁。低电阻率电极包括对第二功函数内衬不反应的材料。低电阻率电极包括无氟材料且与第二功函数内衬不反应。低电阻率电极包括氮化钛。低电阻率电极包括对第二功函数内衬反应的材料。栅电极还包括:阻挡物，在第二功函数内衬与低电阻率电极之间以及第一功函数内衬与低电阻率电极之间。栅电极还包括:第一阻挡物，在第一功函数内衬与低电阻率电极之间；第二阻挡物，在第二功函数内衬与低电阻率电极之间。低电阻率电极包括钨，第一阻挡物和第二阻挡物包括氮化钛。第一功函数内衬包括氮化钛铝，第二功函数内衬包括N型杂质惨杂多晶娃。
[0011]在实施例中，用于制备半导体器件的方法可以包括:在衬底中形成沟槽；在包括沟槽的所得结构之上形成栅介电层；在栅介电层之上形成栅电极以填充沟槽的下部；在栅电极之上形成覆盖层以填充沟槽的上部；以及在栅电极的两侧的衬底中形成第一杂质区和第二杂质区，其中，形成栅电极包括:在沟槽的下部的底表面和侧壁之上形成第一功函数内衬，第一功函数内衬与第一杂质区和第二杂质区不重叠，第一功函数内衬包括含铝金属氮化物；以及在沟槽的下部的在第一功函数内衬之上的侧壁之上形成第二功函数内衬，第二功函数内衬与第一杂质区和第二杂质区重叠，且包括含硅非金属材料。第一功函数内衬由氮化钛铝形成。第二功函数内衬由N型杂质掺杂多晶硅形成。形成栅电极还包括:在栅介电层之上形成第一功函数内衬层；在第一功函数内衬层之上形成第一低电阻率层以填充沟槽；使第一功函数内衬层和第一低电阻率层凹进以形成第一功函数内衬和第一低电阻率电极，第一功函数内衬和第一低电阻率电极部分地填充沟槽的下部；在包括第一功函数内衬和第一低电阻率电极的所得结构之上形成第二功函数内衬层；使第二功函数内衬层凹进以形成初步第二功函数内衬，初步第二功函数内衬形成在沟槽的在第一功函数内衬之上的侧壁之上，且与第一杂质区和第二杂质区重叠；在包括初步第二功函数内衬的所得结构之上形成第二低电阻率层以填充沟槽；以及使第二低电阻率层和初步第二功函数内衬凹进以形成第二低电阻率电极和第二功函数内衬，第二低电阻率电极和第二功函数内衬填充沟槽的剩余的下部。第二低电阻率电极由对第二功函数内衬不反应的材料形成，第一低电阻率电极由无氟材料形成且与第二功函数内衬不反应。第一低电阻率电极和第二低电阻率电极由氮化钛形成。第一低电阻率电极和第二低电阻率电极由对第二功函数内衬反应的材料形成。形成栅电极还包括:形成置于第一功函数内衬与第一低电阻率电极之间的下阻挡物；以及形成置于第二功函数内衬与第二低电阻率电极之间的上阻挡物。第一低电阻率电极和第二低电阻率电极包括钨，下阻挡物和上阻挡物包括氮化钛。形成栅电极还包括:形成置于第一功函数内衬与第一低电阻率电极之间的下阻挡物；形成置于第一低电阻率电极与第二功函数内衬之间的中间阻挡物；以及形成置于第二功函数内衬与第二低电阻率电极之间的上阻挡物。第一低电阻率电极和第二低电阻率电极包括钨，下阻挡物、中间阻挡物和上阻挡物包括氮化钛。形成栅电极还包括:在栅介电层之上形成第一功函数内衬层；在第一功函数内衬层之上形成低电阻率层以填充沟槽；使低电阻率层和第一功函数内衬层凹进以形成低电阻率电极和第一功函数内衬，低电阻率电极和第一功函数内衬填充沟槽的下部；通过去除第一功函数内衬的上部分而形成与第一杂质区和第二杂质区重叠的间隙；以及形成填充间隙的第二功函数内衬。用于制备半导体器件的方法，其中，在形成第二功函数内衬之前，形成栅电极还包括:使低电阻率电极的上侧壁凹进以加大间隙。低电阻率电极由无氟材料形成且与第二功函数内衬不反应。低电阻率电极由氮化钛形成。低电阻率电极由对第二功函数内衬反应的材料形成。形成栅电极还包括:形成置于第一功函数内衬与低电阻率电极之间以及低电阻率电极与第二功函数内衬之间的阻挡物。形成栅电极还包括:形成置于第一功函数内衬与低电阻率电极之间的下阻挡物；以及形成置于低电阻率电极与第二功函数内衬之间的上阻挡物。低电阻率电极包括钨。
[0012]在实施例中，晶体管电路可以包括非平面型晶体管和平面型晶体管，非平面型晶体管形成在衬底的第一区中，且包括:源极区和漏极区，形成在衬底的第一区中，通过沟槽彼此分开；埋栅电极，形成为填充沟槽的下部；以及覆盖层，形成在埋栅电极之上以填充沟槽的上部，平面型晶体管形成在衬底的第二区中且包括平面栅电极，其中，埋栅电极包括:第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与源极区和漏极区不重叠，且包括氮化钛铝；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与源极区和漏极区重叠，且包括N型掺杂多晶硅。
[0013]在实施例中，存储单元可以包括:衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；掩埋字线，形成为填充沟槽的下部；覆盖层，形成在掩埋字线之上以填充沟槽的上部；位线，电耦接到第一杂质区；以及存储元件，电耦接到第二杂质区，其中，掩埋字线包括:第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括氮化钛铝；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括N型惨杂多晶娃。
[0014]在实施例中，电子设备可以包括至少一个非平面型半导体器件，该非平面型半导体器件包括:衬底，沟槽形成在衬底中；第一杂质区和第二杂质区，形成在衬底中，通过沟槽彼此分开；埋栅电极，形成为填充沟槽的下部；以及覆盖层，形成在埋栅电极之上以填充沟槽的上部，其中，埋栅电极包括:第一功函数内衬，形成在沟槽的下部的底表面和侧壁之上，与第一杂质区和第二杂质区不重叠，且包括氮化钛铝；以及第二功函数内衬，形成在沟槽的下部的在第一功函数内衬之上的侧壁之上，与第一杂质区和第二杂质区重叠，且包括N型惨杂多晶娃。
【附图说明】
[0015]图1是图示根据第一实施例的半导体器件的平面图。
[0016]图2A是沿着图1中的A-A’线截取的截面图。
[0017]图2B是沿着图1中的B-B ’线截取的截面图。
[0018]图3A和图3B是图示第一实施例所应用的埋栅型鳍状沟道晶体管的截面图。
[0019]图4A到图4E是图示第一实施例的变型的截面图。
[0020]图5A到图5H是描述用于制备图1中示出的半导体器件的方法的截面图。
[0021]图6A到图6G是描述用于制备图4E中示出的半导体器件的方法的截面图。
[0022]图7是图示根据第二实施例的半导体器件的截面图。
[0023]图8A到图8D是图示第二实施例的变型的截面图。
[0024]图9A到图9F是描述用于制备根据第二实施例的半导体器件的方法的截面图。
[0025]图1OA到图101是描述用于制备图8D中示出的半导体器件的方法的截面图。
[0026]图11是图示根据第三实施例的半导体器件的截面图。
[0027]图12是图示包括根据实施例的半导体器件的晶体管电路的截面图。
[0028]图13是图示包括根据实施例的半导体器件的存储单元的截面图。
[0029]图14是图示包括根据实施例的半导体器件的电子设备的示图。
【具体实施方式】
[0030]下面将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施，而不应被解释为局限于本文中所陈述的实施例。相反地，这些实施例被提供以使得本公开将是彻底的且完整的，并将把本发明的范围充分地传达给本领域技术人员。贯穿本公开中，相同的附图标记贯穿本发明的各种附图和实施例中指代相同的部分。
[0031]附图未必按比例绘制，在某些情况下，可以夸大比例以清楚地说明实施例的特征。当第一层被称作“在”第二层“上”或衬底“上”时，其不仅指第一层直接形成在第二层或衬底上的情况，还指第三层存在于第一层与第二层或衬底之间的情况。
[0032]图1是图示根据第一实施例的半导体器件的平面图。图2A是沿着图1中的A-A’线截取的截面图。图2B是沿着图1中的B-B’线截取的截面图。
[0033]参见图1、图2A和图2B，半导体器件100可以包括栅极结构100G、第一杂质区117和第二杂质区118。隔离层102和有源区104可以形成在衬底101中。第一杂质区117和第二杂质区118可以置于有源区104中。可以形成跨过有源区104和隔离层102的沟槽(即，栅极沟槽105)。栅极结构100G可以形成在栅极沟槽105中。第一杂质区117和第二杂质区118可以由栅极沟槽105彼此分开。
[0034]半导体器件100可以包括晶体管。第一实施例及其变型可以应用到非平面晶体管(例如，埋栅型晶体管)。
[0035]以下将详细地描述根据第一实施例的半导体器件100。
[0036]半导体器件100形成在衬底101中。衬底101可以包括半导体衬底。衬底101可以由含娃材料形成。衬底101可以包括娃、单晶娃、多晶娃、非晶娃、娃错、单晶娃错、多晶娃锗、碳掺杂硅、其组合或其多层。衬底101可以包括另一种半导体材料(诸如锗)。同样，衬底101可以包括II1-V族半导体，例如，诸如GaAs的化合物半导体衬底。此外，衬底101可以包括绝缘体上硅(SOI)衬底。
[0037]隔离层102和有源区104可以形成在衬底101中。有源区104可以由隔离层102来限定。隔离层102可以是通过沟槽刻蚀而形成的浅沟槽隔离(STI)区。隔离层102可以通过在浅沟槽(例如，隔离沟槽103)中填充介电材料来形成。
[0038]栅极沟槽105可以形成在衬底101中。当在平面图上观察时，栅极沟槽105可以具有在任意一个方向上延伸的直线形状。栅极沟槽105可以延伸跨过有源区104和隔离层102。栅极沟槽105可以具有比隔离沟槽103浅的深度。栅极沟槽105可以包括第一沟槽105A和第二沟槽105B。第一沟槽105A可以形成在有源区104中。第二沟槽105B可以形成在隔离层102中。第二沟槽105B可以从第一沟槽105A连续地延伸。第一沟槽105A和第二沟槽105B的底表面可以位于距离有源区104的顶表面给定深度的同一水平。栅极沟槽105的底表面可以具有曲度。
[0039]第一杂质区117和第二杂质区118可以形成在有源区104中。第一杂质区117和第二杂质区118是掺杂有导电类型杂质的区域。例如，导电类型杂质可以包括磷(P)、砷(As)、锑(Sb)或硼(B)。第一杂质区117和第二杂质区118可以掺杂有相同导电类型杂质。第一杂质区117和第二杂质区118可以在栅极沟槽105的两侧置于有源区104中。第一杂质区117和第二杂质区118可以分别对应于源极区和漏极区。第一杂质区117和第二杂质区118的底表面可以位于距离有源区104的顶表面预定深度的同一水平。第一杂质区117和第二杂质区118可以接触栅极沟槽105的侧壁。第一杂质区117和第二杂质区118的底表面可以位于比栅极沟槽105的底表面高的水平处。
[0040]栅极结构100G可以置于栅极沟槽105中。栅极结构100G可以置于第一杂质区117与第二杂质区118之间的有源区104中并延伸到隔离层102。栅极结构100G的置于有源区104中的部分的底表面与栅极结构100G的置于隔离层102中的部分的底表面可以位于同一水平。
[0041]栅极结构100G可以包括栅介电层106、栅电极107和覆盖层116。栅电极107的顶表面可以位于比有源区104的顶表面低的水平处。栅电极107可以填充栅极沟槽105的下部。相应地，栅电极107可以被称作埋栅电极。覆盖层116可以置于栅电极107上以填充栅极沟槽105的上部。栅介电层106可以形成在栅极沟槽105的底表面和侧壁上。
[0042]栅介电层106可以包括氧化娃、氮化娃、氮氧化娃、高k材料或其组合。高k材料可以包括具有比氧化硅的介电常数大的介电常数的材料。例如，高k材料可以包括具有大于3.9的介电常数的材料。对于另一个示例，高k材料可以包括具有大于10的介电常数的材料。对于又一个示例，高k材料可以包括具有在从大约10到大约30的范围内的介电常数的材料。高k材料可以包括至少一种金属元素。高k材料可以包括含铪材料。含