一种crlh分支线耦合器的结构及其设计方法
【专利摘要】本发明公开了一种CRLH分支线耦合器的结构及其设计方法，该结构印制在介电常数为2.65，厚度为1.5mm的P4BM?2介质板上，刻蚀在微带线内部的DRC用于实现负的介电常数，其两侧的交指缝隙用于实现负的磁导率。本发明提出利用DRC构造CRLH传输线结构，然后利用该传输线结构分别实现+90°50Ω和+90°35Ω的传输线，将实现的传输线应用到分支线耦合器的设计中，大大减小了分支线耦合器的尺寸，该方法尺寸缩减大、不会带来后向辐射，可以用于任何频段，易于集成和封装，调试起来也比较容易，同时具有较高的设计自由度。
【专利说明】
一种CRLH分支线耦合器的结构及其设计方法
技术领域
[0001] 本发明属于微波工程技术领域，涉及一种CRLH分支线耦合器的结构及其设计方 法。
【背景技术】
[0002] 分支线耦合器是微波工程的重要器件之一，也是平面微波集成电路的基本器件之 一，尤其是功率等分的3dB分支线耦合器，不仅容易制作，而且它的输出端口位于同一侧，因 而结构上易于同半导体器件结合，构成平衡混频器、移相器和开关等集成电路，它也被广泛 应用于天线馈电网络的设计之中。然而在理论上，分支线耦合器的两个输出端口的输出信 号在工作频率上的相位差总是90°，所以无论采用何种方法、何种材料设计分支线耦合器， 其四臂的长度都约等于四分之一波导波长，当工作在低频段时，这个尺寸对于微波集成电 路而言是很大的。因此，如何缩小分支线耦合器的电路尺寸一直是微波工程设计人员的研 究热点。
[0003] 到目前为止，研究人员提出了大致有以下四大类方法来减小分支线耦合器的电路 面积：
[0004] -是采用集总元件:采用这种方法设计出来的分支线耦合器的面积能控制在很小 的范围内，然而由于采用了集总元件，因此其加工一般比较麻烦，而且集总元件的Q值一般 比较高，因此其设计精度要求比较高而且工作带宽也很窄，此外，由于集总元件自身的谐 振，该类分支线耦合器不能应用于高频场合。
[0005] 二是在地板上腐蚀电磁带隙（EBG)结构：由于EBG结构的慢波效应，采用这种方法 可以使其面积有效地缩小20%左右，但是由于采用了 EBG结构，这样就容易产生后向辐射， 带来不易集成和封装等问题，而且相对于其它各类方法来说，腐蚀EBG所带来的尺寸缩小并 不是很大。
[0006] 三是采用具有高介电常数、介质板很厚的微带板:这种方法可以把分支线耦合器 的面积缩小至1/16,但是这种方法的其中一个缺点是介质损耗太大，这样其性能就大大降 低，它另一个缺点是加工精度要求很高，要求达到微米级的加工精度，因此，这一设计是不 太容易推广的。
[0007] 四是对分支线耦合器的分支线或平行线依照分形几何或普通曲折线进行曲折来 达到减小尺寸的目的，但是由于分形几何结构无法用解析表达式表示，只能手动逐段建模， 灵活性和可调性比较差。另外，因为分支线和平行线宽度不同，采用分形几何之后，保证其 各自电长度为90°需要经过微调优化，对于可调性比较差的分形几何模型，上述优化过程是 非常复杂而且耗时的。而且对线宽较宽的传输线进行曲折或分形也比较困难，此外，曲折或 分形同时也会带来大量弯折，这就增大了结构的不连续性和线间的耦合，从而导致匹配特 性与正交相移特性优化过程复杂。
【发明内容】
[0008] 本发明的目的在于克服上述技术存在的缺陷，提供一种CRLH分支线耦合器的结构 及其设计方法，提出利用DRC构造 CRLH传输线结构，然后利用该传输线结构分别实现+90° 50 Ω和+90° 35 Ω的传输线，将实现的传输线应用到分支线耦合器的设计中，大大减小了分支 线耦合器的尺寸，该方法尺寸缩减大、不会带来后向辐射，可以用于任何频段，易于集成和 封装，调试起来也比较容易，同时具有较高的设计自由度。
[0009] 其具体技术方案为：
[0010] 一种CRLH分支线耦合器的结构，该结构印制在介电常数为2.65,厚度为1.5mm的 P4BM-2介质板上，刻蚀在微带线内部的DRC用于实现负的介电常数，其两侧的交指结构用于 实现负的磁导率，所述交指结构和DRC以首尾串联的方式镶嵌于微带线中。
[0011] -种CRLH分支线耦合器的结构的设计方法，其步骤如下：
[0012] 步骤1:构造 CRLH传输线结构，必须得具备串联电容和并联电感；
[0013] 步骤2:在微带线内部靠外的两侧刻蚀交指缝隙，从而实现串联电容；
[0014] 步骤3:在微带线中央区域刻蚀DRC结构，引入谐振回路，从而实现并联电感；
[0015]步骤4:分别利用CRLH传输线结构设计+90° 50 Ω和+90° 35 Ω的传输线，从而构造分 支线耦合器。
[0016] 与现有技术相比，本发明的有益效果为：
[0017] 1、与利用集总元件缩减分支线耦合器尺寸的方案相比，该方法不受应用频带的限 制，既可以应用到低频场合，也可以应用到高频场合。
[0018] 2、与利用EBG结构缩减分支线耦合器尺寸的方案相比，该方法尺寸缩减性大，不会 带来后向辐射，易于集成和封装。
[0019] 3、与利用高介电常数缩减分支线耦合器尺寸的方案相比，该方法介质损耗小，设 计自由度大。
[0020] 4、与利用分形曲线或者蜿蜒线缩减分支线耦合器尺寸的方案相比，该方法建模简 单，调试容易，设计自由度大。
【附图说明】
[0021] 图1是基于DRC的CRLH传输线结构示意图；
[0022]图2是50 Ω的+90°移相线的S参数仿真结果，其中图2(a)为传输线结构的幅度响应 仿真结果，图2(b)为传输线结构的相位特性仿真结果；
[0023]图3是35 Ω的+90°移相线的S参数仿真结果，其中图3(a)为传输线结构的幅度响应 仿真结果，图3(b)为传输线结构的相位特性仿真结果；
[0024] 图4是分支线耦合器的测试结果，其中图4(a)为分支线耦合器的幅度响应测试结 果，图4(b)为分支线耦合器的相位响应测试结果。
【具体实施方式】
[0025] 下面结合附图和具体实施例对本发明的技术方案作进一步详细地说明。
[0026] 如图1所示，一种CRLH分支线耦合器的结构，该结构印制在介电常数为2.65,厚度 为1.5mm的P4BM-2介质板上，刻蚀在微带线内部的DRC用于实现负的介电常数，其两侧的交 指结构用于实现负的磁导率。交指结构和DRC以首尾串联的方式镶嵌于微带线中，具体的连 接方式和位置关系如图1所示。
[0027]实施例1CRLH分支线耦合器的结构的设计方法
[0028]本发明中，要设计的分支线耦合器的工作频率为1GHz，为了设计工作在该频率上 的分支线耦合器，首先要分别设计50 Ω的+90°移相线和35 Ω的+90°移相线，通过仿真优化， 表1和表2分别给出了这两种移相线的尺寸，图2和图3分别给出了它们的S参数仿真结果。 [0029] 表1 50 Ω的+90°移相线的尺寸
[0031] 表2 35 Ω的+90。移相线的尺寸
[0033]由图2和图3可知，设计的50 Ω移相线在1GHz处的| S11 |、| S21 |和Φ分别为-30.72(18、-0.24(18和+90°，设计的35〇移相线在16取处的|311|、|321|和〇分别为-28.14dB、-0.28dB和+89°。由此可见，这两个移相线基本达到了设计目标，可以用来构造小 型化分支线耦合器。
[0034]实施例2基于DRC的小型化分支线耦合器的性能
[0035] 利用实施例1设计的移相线构造了分支线耦合器，对该分支线耦合器进行实物加 工和实验测量，图4给出了它的测试结果，由图4可知，在0.994GHZ-1.007GHz范围内，分支线 耦合器的|S11|小于-10dB，隔离度大于10dB，2端口的插入损耗波动小于3.66±0.31dB，3端 口的插入损耗波动小于3.63±0.23dB，输出端口的幅度不平衡度小于0.3dB，输出端口的相 位差为90° ±5°。为突出本发明中分支线耦合器在尺寸上的优越性，将此分支线耦合器的面 积与工作在1GHz的传统分支线耦合器相比，本发明中的分支线耦合器面积缩减了66%，此 外，该分支线耦合器不会带来后向辐射，易于集成和封装，另外，该结构适用于任何频段，调 试起来比较容易，同时具有较高的设计自由度。
[0036] 以上所述，仅为本发明较佳的【具体实施方式】，本发明的保护范围不限于此，任何熟 悉本技术领域的技术人员在本发明披露的技术范围内，可显而易见地得到的技术方案的简 单变化或等效替换均落入本发明的保护范围内。
【主权项】
1. 一种CRLH分支线耦合器的结构，其特征在于，该结构印制在介电常数为2.65，厚度为 1.5mm的P4BM-2介质板上，刻蚀在微带线内部的DRC用于实现负的介电常数，其两侧的交指 结构用于实现负的磁导率，所述交指结构和DRC以首尾串联的方式镶嵌于微带线中。2. -种CRLH分支线耦合器的结构的设计方法，其特征在于，其步骤如下： 步骤1:构造 CRLH传输线结构，必须得具备串联电容和并联电感； 步骤2:在微带线内部靠外的两侧刻蚀交指缝隙，从而实现串联电容； 步骤3:在微带线中央区域刻蚀DRC结构，引入谐振回路，从而实现并联电感； 步骤4:分别利用CRLH传输线结构设计+90° 50 Ω和+90° 35 Ω的传输线，从而构造分支线 親合器。
【文档编号】H01P5/16GK106025472SQ201610496139
【公开日】2016年10月12日
【申请日】2016年6月28日
【发明人】耿林, 王光明, 冯存前, 王亚伟, 刘小龙, 曾会勇, 宗彬峰
【申请人】中国人民解放军空军工程大学