有源桥式整流的制作方法与工艺

本发明涉及电源供应系统，尤其涉及包括两对晶体管的基于不同标准控制的有源桥式整流器电路。

背景技术：
交流电电源输送系统是发电地点和耗电地点之间的主要的能源输送系统。另一方面，大多数电子系统需要直流电源。将交流电转换为直流电的最常见的方法是利用二极管半波桥式整流方案或二极管全波桥式整流方案整流。在任意一种将交流电转换为直流电的二极管桥式整流方案中，由于二极管固有的压降，损失了功率，产生了废热。连接在合适的控制电路上的金属氧化物半导体场效应晶体管(MOSFET)对于全桥整流器系统中的二极管是减少能量消耗的有吸引力的替代物。然而，例如系统噪声的因素使得非常难以控制整流器电路中的晶体管的转换以实现有效的整流。而错误地打开本不应该打开的晶体管会导致晶体管、控制器和输入交流电源、还有由输出直流电供应的电路的灾难性故障。因此，市场上没有商业化可用的MOSFET桥控制器。需要一种新技术以在将交流输入电压转换为直流输出电压的整流器电路中提供晶体管的有源控制。

技术实现要素：
按照一方面，本专利申请说明书提供将交流输入电压转换为直流输出电压的电路的一种控制方法，该电路具有第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管设置在第一晶体管对中，具有第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管设置在第二晶体管对中。该方法包括按照所述交流输入电压控制第一晶体管对的晶体管，并基于所述交流输入电压和所述直流输出电压之间的差值控制所述第二晶体管对的晶体管。特别地，当所述交流输入电压和所述直流输出电压之间的差值超过开启阈值时，所述第二晶体管对的晶体管被开启，当所述交流输入电压和直流输出电压之间的差值低于关闭阈值时，所述第二晶体管对的晶体管被关闭。所述关闭阈值低于所述开启阈值。按照本专利申请说明书的另一方面，将交流输入电压转换为直流输出电压的系统包括：第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管设置在第一晶体管对中；第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管设置在第二晶体管对中；以及控制器，所述控制器响应于输入电压和输出电压以对所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管进行开关控制。该控制器包括交流极性检测电路，所述交流极性检测电路用于确定交流输入电压的极性以生成使所述第一晶体管开启的第一使能信号。同样地，所述交流极性检测电路可以确定所述交流输入电压的极性以生成使所述第二晶体管开启的第二使能信号。所述交流极性检测电路构造用于当第一晶体管开启时防止第二晶体管开启。控制器可进一步包括晶体管控制电路，所述晶体管控制电路响应于所述第一使能信号以能够控制所述第三晶体管，并响应于所述第二使能信号以能够控制所述第四晶体管。该晶体管控制电路可以感应所述交流输入电压和所述直流输出电压以基于所述交流输入电压和所述直流输出电压之间的差值确定跨过所述第三晶体管的电压和跨过所述第四晶体管的电压。特别地，当所述交流输入电压和所述直流输出电压之间的差值超过调节阈值时，该晶体管控制电路可以调节应用到所述第三晶体管的控制电压。进一步地，当所述交流输入电压和所述直流输出电压之间的差值超过开启阈值时，该晶体管控制电路可以开启所述第三晶体管，所述开启阈值高于所述调节阈值。当所述交流输入电压和所述直流输出电压之间的差值低于关闭阈值时，所述晶体管控制电路可以关闭所述第三晶体管，所述关闭阈值低于所述调节阈值。同样地，当所述第三晶体管开启时，所述晶体管控制电路可产生锁定信号以防止所述第四晶体管开启。所述锁定信号可以在所述交流输入电压和所述直流输出电压之间的差值超过锁定阈值时产生，所述锁定阈值低于所述调节阈值。在一个示例性的实施例中，所述第一晶体管至所述第四晶体管可以是MOSFET，最好是N沟道(N-channel)MOSFET。按照本发明的又一方面，将交流输入电压转换为直流输出电压的系统包括：第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管设置在第一晶体管对中；第三晶体管和第四晶体管，所述第三晶体管和所述第四晶体管设置在第二晶体管对中；以及控制器，所述控制器响应于所述交流输入电压和所述直流输出电压以控制所述第一晶体管、所述第二晶体管、所述第三晶体管和所述第四晶体管的开关。所述控制器可包括用于基于所述交流输入电压和所述直流输出电压之间的差值开启所述第三晶体管的晶体管控制电路。所述晶体管控制电路构造用于产生第一锁定信号，所述第一锁定信号被产生防止当第三晶体管开启时第四晶体管开启。同样地，所述晶体管控制电路可以生成第二锁定信号，所述第二锁定信号被产生防止当所述第四晶体管开启时所述第三晶体管开启。当所述交流输入电压和所述直流输出电压之间的差值超过开启阈值时，所述晶体管控制电路可以开启所述第三晶体管，并且当所述交流输入电压和所述直流输出电压之间的差值超过锁定阈值时，所述晶体管控制电路可以产生第一锁定信号，所述锁定阈值低于所述开启阈值。所述控制器可进一步包括交流极性检测电路，所述交流极性检测电路用于基于所述交流输入信号的极性产生第一使能信号和第二使能信号，所述第一使能信号和所述第二使能信号产生用以分别开启所述第一晶体管和所述第二晶体管。交流极性检测电路构造用于产生第一使能信号以防止当所述第一晶体管开启时所述第二晶体管开启，并且产生第二使能信号以防止当所述第二晶体管开启时所述第一晶体管开启。本领域的技术人员可容易明显地从下面的详细描述中了解本专利申请说明书的其它的优点和其它方面，其中，简单地以实施本专利申请说明书的最佳实施例的方式示出和描述本专利申请说明书的实施例。如所描述的，本专利申请说明书能够是其它和不同的实施例，它的一些细节可以在各种明显的方面容易做出改变，这些都不脱离本专利申请说明书的精神。因此，附图和描述应认为实质上是例证性的，而不是限制性的。附图说明结合下面的附图进行阅读，能更好的理解本专利申请说明书的实施例的以下的详细描述，在这些附图中，这些特征不一定是按比例绘制的，而仅仅是绘制用以最好地阐释有关的特征，其中：图1示出了与本专利申请说明书的将交流电压转换为直流电压的系统的示例性实施例。图2示出了图1中的有源桥式控制器的示例性实施例。图3示出了图2中的交流极性检测电路的示例性实施例。图4A-4G是示例出根据本专利申请说明书的基于交流极性检测的控制操作的时序图。图5示出了图2中的每个顶侧的MOSFET控制电路的示例性实施例。图6A-6E是示例出图1中的每个顶侧的MOSFET的控制的时序图。图7为图2中的每个顶侧栅极驱动电路的示例性实施例。图8为图2中的下电压锁定(UVLO)电路的示例性实施例。具体实施方式本专利申请说明书利用下面呈现的具体例子进行说明。然而，这将变得明显，本发明的概念可应用到任一具有用于将交流信号转换为直流信号的有源地控制的元件的整流器电路。图1示出了本专利申请说明书的示例性的有源桥式整流器电路10。该有源桥式整流器电路10将来自交流电源12的交流输入电压转换以产生直流输出电压V+和V-，直流输出电压V+和V-输送给图1中表示为电阻RLOAD的负载14。电源12的电阻以电阻RSOURCE表示在图1中。系统噪声在图1中由示出在交流电源12的输出端的噪声电压VNOISE表示。有源桥式整流器电路10包括由“顶侧”的MOSFET16和18以及“底侧”的MOSFET20和22组成的有源桥。在本专利申请说明书描述的一个示例中，MOSFET16、18、20和22是N型MOSFET。然而，也可以用P型MOSFET，NPN双极性(BJT)晶体管和PNP晶体管。输出端电容24与RLOAD并联。有源桥式控制器26与MOSFET16、18、20和22的栅极相连以开启和关闭所述各MOSFET以实现有效的整流。如下面更详细公开的，跨过交流源12形成的输入交流电压VA和VB施加到有源桥式控制器26的输入端。同样地，由整流器电路10产生的输出直流电压V+和V-供应到有源桥式控制器26的输入端。控制器26产生顶侧栅极控制信号GATET1和GATET2以分别控制顶侧MOSFET16和18的栅极。控制器26产生底侧栅极控制信号GATEB1和GATEB2以分别控制底侧MOSFET20和22的栅极。顶侧MOSFET16、18的开关的控制条件不同于底侧MOSFET20、22的开关的控制条件。而且，可实施一个线性调节方案以控制两个顶侧MOSFET16和18之间的变换。此外，可实行锁定程序以确保相对的MOSFET从不在同一时间开启，以提供效率和耐用性益处。如图2所示，有源桥式控制器26的示例性布置包括一对顶侧MOSFET控制电路102和104，以及一对顶侧驱动电路106和108。该顶侧MOSFET控制电路102监测电压VA和V+，下电压锁定(UVL0)信号，以及顶侧使能信号ENA。该顶侧MOSFET控制电路104监测电压VB和V+，UVLO信号，以及底侧使能信号ENB。同样地，控制电路104监测由控制电路102产生的LOCKOUT(锁定)1信号，而控制电路102监测由控制电路104产生的LOCKOUT2信号。如下更详细的讨论的，LOCKOUT1信号和LOCKOUT2信号被产生(asserted)确保顶侧MOSFET16和18从不同时开启。每一个控制电路102和104产生各自的FASTOFF(快速关闭)、FASTON(快速开启)和REGULATE(调节)的控制信号用以分别控制每个顶侧栅极驱动电路106和108。控制该顶侧栅极驱动电路106产生输出给MOSFET16的栅极的栅极控制信号GATET1，并且控制该顶侧栅极驱动电路108产生输出给MOSFET16的栅极的栅极控制信号GATET2。为提供控制N型MOSFET的高压栅极控制信号，给栅极驱动电路106和108提供由充电泵110产生的充电泵电压CPUMP。同样地，分别给栅极驱动电路106和108提供电压VA和VB。进一步地，控制器26包括基于直流输出电压V+和V-产生(assert)UVLO信号的UVLO电路112。特别的，当电压V+和V-之间的差值大于预定的参考电压VREF时，产生UVLO信号。该UVLO信号确保MOSFET16、18、20和22中的任意一个直到其他每个MOSFET有充足的电压以恰当地运行时才允许开启。同样地，控制器26包括基于输入交流电压VA和VB以及UVLO信号产生使能信号ENA和ENB的交流极性检测电路114。该控制器26进一步包括底侧栅极驱动电路116和118，底侧栅极驱动电路116和118分别响应于ENA和ENB信号以产生提供给底侧MOSFET20和22的栅极的栅极控制信号GATEB1和GATEB2的。该底侧栅极驱动电路116和118可包括缓冲电路，该缓冲电路用以基于各自的ENA和ENB信号形成GATEB1和GATEB2信号以在交流输入电压的预定值和预定极性开启合适的底侧MOSFET，以及防止由于系统噪声或其它原因的两个底侧MOSFET20和22同时开启。同样地，使能信号ENA和ENB分别提供给顶侧MOSFET控制电路102和104以使MOSFET控制电路控制一对顶侧MOSFET16、18中的各自的MOSFET，以防止当该对中的一个MOSFET开启时该对中的另一个MOSFET开启。如图3所示，示例的交流极性检测电路114包括比较器202和204，以及与门206和208。比较器202比较VA和VB之间的差值与由阈值设定元件210设定的交流极性检测阈值。比较器204比较VA和VB之间的差值与由阈值设定元件212设定的交流极性检测阈值。由元件210和212设定的交流极性检测阈值可以设定在同一电平。比较器202的反相输入端接收增加了交流极性检测阈值的电压VB，并且比较器204的反相输入端接收增加了交流极性检测阈值的电压VA。比较器202和204的非反相输入端分别供应有电压VA和VB。交流极性检测电路114也包括与门206和208，其中的每一个与门具有一对非反相输入端和一个反相输入端。比较器202的输出供应给与门206的非反相输入端和与门208的反相输入端。比较器204的输出供应给与门208的非反相输入端和与门206的反相输入端。UVLO信号供应给保留的与门206和208的非反相输入端。与门206和208的输出分别产生使能信号ENA和ENB。图4A-4G中的时序图示例了交流极性检测电路114的操作。值得注意的是，该图示例了当VA大于VB以及当VB大于VA时产生的信号。与当VB大于VA时的情形对应的信号示出在图4A-4G中的括号中。特别地，如图4A所示，交流极性检测电路比较(VA-VB)和(VB-VA)的值与交流极性检测阈值。如图4B所示，当(VA-VB)上升到阈值电平，ENA信号被产生以产生开启底侧MOSFET20的GATEB1信号。ENA信号保持产生直至(VA-VB)降低至低于交流极性检测阈值的电平。当(VB-VA)上升到所述阈值电平，ENB信号被产生以产生开启底侧MOSFET22的GATEB2信号。ENB信号保持产生直至(VB-VA)降低至低于交流极性检测阈值的电平。如图4C中示例的，当ENA和GATEB1信号不被产生，控制MOSFET20的栅极以使MOSFET20保持关闭状态。同样地，当ENB和GATEB2信号不被产生，控制MOSFET22的栅极以使MOSFET22保持关闭状态。图4D示例了与电压GATET1和电压VA之间的差值对应的电压(GATET1-VA)，以及与电压GATET2和电压VB之间的差值对应的电压(GATET2-VB)。跨过MOSFET16形成的电压(GATET1-VA)和跨过MOSFET18形成的电压(GATET2-VB)分别控制MOSFET16和18的栅极以根据之后讨论的MOSFET控制程序开启和关闭各自的MOSFET。如图4E所示，当GATET1信号未被产生时，由电压值(GATET1-VA)控制MOSFET16的栅极以保持MOSFET16处于关闭状态。当GATET2信号未被产生时，由电压值(GATET2-VB)控制MOSFET18的栅极以保持MOSFET18处于关闭状态。如图4F-4G所示，当值(VA-VB)达到交流极性检测阈值的电平时，由顶侧MOSFET控制电路102产生LOCKOUT1信号以防止当MOSFET16开启时，顶侧MOSFET18开启。LOCKOUT1信号保持产生直至值(VA-VB)降低至低于交流极性检测阈值的电平。同样地，当值(VB-VA)达到交流极性检测阈值的电平时，由顶侧MOSFET控制电路104产生LOCKOUT2信号以防止当MOSFET18开启时，顶侧MOSFET16开启。LOCKOUT2信号保持产生直至值(VB-VA)超过交流极性检测阈值的电平。如图5所示，每个顶侧MOSFET控制电路102或104的示例性布置可包括比较器302、304和308，运算放大器306和或门310。比较器302、304和308中的每一个和运算放大器306比较电压VS和V+之间的差值(VS-V+)与设置用以控制顶侧栅极驱动106和108的阈值电压，其中，电压VS对应顶侧MOSFET控制电路102的电压VA，并对应顶侧MOSFET控制电路104的电压VB。特别地，比较器302比较(VS-V+)值与由阈值设定元件312设置的阈值电压VFOFF，以在(VS-V+)值低于阈值电压VFOFF时生成提供给或门310的非反相输入端的信号。比较器302的反相输入端接收电压V+，而非反相输入端接收增加了VFOFF值的VS电压。UVLO信号和LOCKOUT(锁定)信号提供给或门310的其它非反相输入端，EN信号提供给或门310的反相输入端，其中，LOCKOUT信号和EN信号对应顶侧MOSFET控制电路102的LOCKOUT2信号和ENA信号，并对应顶侧MOSFET控制电路104的LOCKOUT1信号和ENB信号。FASTOFF信号在或门310的输出端被产生。比较器304比较(VS-V+)与由阈值设定元件314设置的阈值电压VFON，以在(VS-V+)值超过阈值电压VFON时生成FASTON信号。比较器304的非反相输入端对应电压V+，而反相输入端接收增加了VFON值的VS电压。运算放大器306比较(VS-V+)与由阈值设定元件316设置的阈值电压VREG，以在(VS-V+)值超过阈值电压VREG时生成REGULATE信号。运算放大器306的一个输入端对应电压V+，而另一输入端接收增加了VREG值的VS电压。比较器308比较(VS-V+)与由阈值设定元件318设置的阈值电压VLOCKOUT，以当(VS-V+)值超过阈值电压VLOCKOUT时生成LOCKOUT1信号或LOCKOUT2信号。比较器302的非反相输入端对应电压V+，而反相输入端接收增加了VLOCKOUT值的Vs电压。如果存在UVLO情况，或者电压(VS-V+)低于预定的阈值电压VFOFF，则FASTOFF信号被产生，各自相应的顶侧MOSFET控制电路不被使能，另一个顶侧MOSFET控制电路产生LOCKOUT信号。如果各自的顶侧栅极驱动电路108或108接收该信号，它将会快速关闭各自的顶侧MOSFET16或18。如果电压(VS-V+)超过预定阈值电压VFON，FASTON信号被产生以控制各自的顶侧栅极驱动电路106和108快速开启各自的顶侧MOSFET16或18。REGULATE信号是一个模拟信号，用以调节各自的顶侧MOSFET16或18的栅极电压以使跨过MOSFET16或18的漏-源电压维持在预定的电压水平VREG，该VREG设定得足够低以维持各个MOSFET16或18的功率损失在最小的水平，但足够高以在各个MOSFET16或18的漏-源电压Vds小于0时能可靠地检测到。LOCKOUT1信号或LOCKOUT2信号被产生在利用VLOCKOUT阈值选择的各个MOSFET漏-源电压Vds的预定水平处。LOCKOUT1信号或LOCKOUT2信号由一个顶侧MOSFET控制电路发送给另一个顶侧MOSFET控制电路以确保两个顶侧MOSFET16和18不同时开启。图6A-6E中的时序图示例了控制MOSFET16的顶侧MOSFET控制电路102的操作。顶侧MOSFET控制电路104以相似的方式运行。特别地，图6A示例了流经MOSFET16的漏电流。图6B示出了电压Vs和V+。图6C示例了(Vs-V+)电压值与阈值电压VFON、VFOFF、VREG和VLOCKOUT之间的对应(correspondence)。图6D示出了响应于电压(Vs-V+)中的变化，由顶侧MOSFET控制电路102产生的与REGULATE信号、FASTOFF信号、FASTON信号和LOCKOUT信号相对应的逻辑值。特别地，如图6D所示，REGULATE信号是与试图维持VREG电平的电压(Vs-V+)成比例的。当电压(Vs-V+)超过VFON电平时，产生FASTON信号，并且当电压(Vs-V+)低于VFON电平时，撤销(deasserted)FASTON信号。当电压(Vs-V+)低于VFOFF电平时，产生FASTOFF信号。当电压(Vs-V+)超过VLOCKOUT电平时，产生LOCKOUT信号，并且当电压(Vs-V+)低于VLOCKOUT电平时，撤销该LOCKOUT信号，其中，LOCKOUT信号对应于由MOSFET控制电路102产生的LOCKOUT1信号或由MOSFET控制电路104产生的LOCKOUT2信号。图6E图解了由顶侧栅极驱动106基于由各自的顶侧MOSFET控制电路102产生的REGULATE信号、FASTON信号、FASTOFF信号和LOCKOUT信号而生成的GATET1电压。电压VREG可以低于电压VFON，但是大于VFOFF电压，VFOFF电压大于VLOCKOUT电压。可以选择电压VREG远小于各个MOSFET的体二极管上的电压降。可以选择VFOFF电压大于0V的量，该量足够允许各个MOSFET在跨过MOSFET的极性变为负极性也即V+变得比Vs大之前关闭。这防止任何能导致能量浪费的反向电流。可以选择VFON电压高于VREG电压的量，该量足够允许工作在线性区域的运算放大器306控制各个MOSFET运行在位于饱和区，以防止有源桥式电路在MOSFET的导通周期(conductioncycle)开始时和结束时振荡。选择VFON和VFOFF之间的范围，以提供给一个相对低增益的运算放大器306，以使放大器306运行在正常的噪声条件下。可选择VLOCKOUT电压低于VFOFF值，以确保当一个顶侧MOSFET控制电路102或104开始开启各自的顶侧MOSFET时，另一个顶侧MOSFET控制电路不能开启其各自的顶侧MOSFET。这种锁定能够防止当两个顶侧MOSFET同时开启时的灾难性事件。如图7所示，示例的顶侧MOSFET控制电路102或104可以包括与门400和402，缓冲器404和406以及开关S1，S2和S3。与门400具有被提供FASTON信号的非反相输入端，以及被提供FASTOFF信号的反相输入端。与门402具有响应于FASTON信号和FASTOFF信号的反相输入端。仅开关S1、S2或S3中的一个能够在同一个时刻开启。当S1被与门402的输出闭合，开关S2和S3被缓冲器404和406缓冲的信号打开时，模拟信号REGULATE通过开关S1输送给各自的MOSFET栅极。开关S2由与门400的输出经过缓冲器404控制，以将充电泵110产生的CPUMP电压施加在MOSFET栅极。CPUMP电压被施加以操作各自的MOSFET16或18的栅极，该CPUMP电压高于各自的MOSFET16或18的源极电压，以支持N沟道MOSFET的运行。开关S3由FASTOFF信号通过缓冲器406控制，以将FASTOFF信号到MOSFET的栅极。图8图解了当电压V+和V-之间的差值大于预定的参考电压VREF时产生UVLO信号的示例性UVLO电路112。特别地，UVLO电路112可以包括比较器502，比较器502具有施加有V+电压的反相输入端，以及施加有增加了由参考电压设置元件504设置的VREF值的V-值的非反相输入端。前面的描述阐示和描述了本发明的方面。此外，本专利申请说明书示出和描述的仅仅是优选的实施例，但是如前面提到的，应该理解本发明能够应用在多种其它组合、修改和环境，以及能够在此处表达的发明构思的范围内做出改变或修改，与上述教导和/或相关领域的技能或知识相称。以上描述的实施例试图进一步解释实施本发明的最佳实施例，能够使本领域的其他技术人员在这些或其它实施例中利用本发明，允许根据具体的应用或本发明的应用的需要作出各种改变。因此，本发明的描述不是试图限制本发明在此处已揭露的形式中。