一种三电平半导体模块、叠层铜排、相单元电路及变换器的制造方法
【专利摘要】本申请提供一种三电平半导体模块、叠层铜排、相单元电路及变换器，包括采用PrimePack3封装形式的第一模块及第二模块；每个模块中包括一个钳位二极管和两个开关管，及其外壳；相比现有技术中由两单元组成的三个模块数量少，解决了现有技术结构复杂及成本高的问题。
【专利说明】一种三电平半导体模块、叠层铜排、相单元电路及变换器
【技术领域】
[0001]本发明涉及变换器【技术领域】，尤其涉及一种三电平半导体模块、叠层铜排、相单元电路及变换器。
【背景技术】
[0002]二极管箝位I字形三电平拓扑因为实现了低压器件的高压应用，在中高压变频器、风电、SVG静止无功补偿装置等中高压领域应用广泛。但1700V电压等级的IGBT (Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)作为功率开关器件组成的三电平拓扑中，目前IGBT厂家并没有推出针对三电平拓扑的IGBT模块，他们推出了由通用的两单元IGBT模块组成的三电平拓扑，每一相是由三个两单元IGBT模块组成，如图1所示。这种使用通用两单元模块组成的三电平拓扑存在模块数量多，体积大(1700V电压等级的IGBT体积较大)，结构铜排设计复杂，在长换流回路中，电流会流过3个IGBT模块和4段铜排，结构复杂会造成回路的杂散电感大，由杂散电感产生的IGBT的关断尖峰高等缺点。同时电路结构复杂使得封装及连接铜排的成本增加。
【发明内容】
[0003]有鉴于此，本发明提供了一种三电平半导体模块、叠层铜排、相单元电路及变换器，以解决现有技术结构复杂及成本高的问题。
[0004]为了实现上述目的，本发明实施例提供的技术方案如下:
[0005]—种三电平半导体模块，其特征在于，包括:均采用PrimePack3封装形式的第一模块及第二模块；其中，所述第一模块包括:上桥臂电路及容纳所述上桥臂电路的第一外壳；所述第二模块包括:下桥臂电路及容纳所述下桥臂电路的第二外壳；其中:
[0006]所述上桥臂电路包括:第一钳位二极管、第一开关管及第二开关管；所述第一钳位二极管的阴极分别与所述第一开关管的发射极以及所述第二开关管的集电极相连；
[0007]所述下桥臂电路包括:第二钳位二极管、第三开关管及第四开关管；所述第二钳位二极管的阳极分别与所述第三开关管的发射极以及所述第四开关管的集电极相连；
[0008]所述第二开关管的发射极与所述第三开关管的集电极相连，连接点为所述三电平半导体模块的交流输入或输出端；所述第一钳位二极管的阳极与所述第二钳位二极管的阴极相连，连接点为所述三电平半导体模块的母线中点；所述第一开关管的集电极为所述三电平半导体模块的母线正极；所述第四开关管的发射极为所述三电平半导体模块的母线负极。
[0009]优选的，所述第一开关管、所述第二开关管、所述第三开关管及所述第四开关管均包括逆并联连接的1700V/1000A绝缘栅双极型晶体管和续流二极管。
[0010]优选的，所述第一外壳包括:
[0011]设置于所述第一外壳的边角上的螺钉座；
[0012]设置于所述第一外壳顶部中央区域的主电路端子；
[0013]设置于所述第一外壳顶部边缘区域的控制端子；
[0014]所述主电路端子上设置有:
[0015]用于与所述交流输入或输出端相连的8引脚；
[0016]用于与所述母线中点相连的9引脚和11引脚；
[0017]用于与所述母线正极相连的10引脚和12引脚。
[0018]优选的，所述第二外壳包括:
[0019]设置于所述第二外壳的边角上的螺钉座；
[0020]设置于所述第二外壳顶部中央区域的主电路端子；
[0021]设置于所述第二外壳顶部边缘区域的控制端子；
[0022]所述主电路端子上设置有:
[0023]用于与所述交流输入或输出端相连的8引脚；
[0024]用于与所述母线中点相连的9引脚和11引脚；
[0025]用于与所述母线负极相连的10引脚和12引脚。
[0026]一种叠层铜排，所述叠层铜排应用于上述任一项所述的三电平半导体模块，所述叠层铜排包括:
[0027]设置有所述母线中点的连接点、用于与所述三电平半导体模块的母线中点相连的第一层中点铜排；
[0028]设置有所述母线正极的连接点、用于与所述三电平半导体模块的母线正极相连的第二层正铜排；
[0029]设置有所述母线负极的连接点、用于与所述三电平半导体模块的母线负极相连的第二层负铜排；
[0030]设置有所述交流输入或输出端的连接点、用于与所述三电平半导体模块的交流输入或输出端相连的第二层输入或输出铜排。
[0031]优选的，所述第二层正铜排、所述第二层负铜排和所述第二层输入或输出铜排位于同一平面，并分别通过绝缘膜彼此隔离。
[0032]优选的，所述第一层中点铜排、所述第二层正铜排、所述第二层负铜排及所述第二层输入或输出铜排通过绝缘膜隔离后压合在一起。
[0033]优选的，所述叠层铜排为L形，所述第一层中点铜排为左右对称L形；所述第二层正铜排与所述第二层负铜排均为L形且形状对称，所述第二层输入或输出铜排为左右对称形状。
[0034]优选的，所述叠层铜排中伸出母线中点连接端、母线正极连接端和母线负极连接端的一面用于连接电容，所述叠层铜排中伸出所述交流输入或输出端的连接端的另一面用于连接所述三电平半导体模块。
[0035]—种相单元电路，包括电容、上述任一项所述的三电平半导体模块及上述任一项所述的叠层铜排，所述叠层铜排与所述电容、所述三电平半导体模块相连接。
[0036]—种变换器，包括三个所述的相单元电路，以及一个三层铜排；所述三层铜排的一层与所述三个相单元电路的第二层正铜排相连，所述三层铜排的另一层与所述三个相单元电路的第一层中点铜排相连，所述三层铜排的第三层与所述三个相单元电路的第二层负铜排相连。
[0037]本申请提供一种三电平半导体模块，包括采用PrimePaCk3封装形式的第一模块及第二模块；每个模块中包括一个钳位二极管和两个开关管，及其外壳；相比现有技术中由两单元组成的三个模块数量少，解决了现有技术结构复杂及成本高的问题。
【专利附图】
【附图说明】
[0038]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
[0039]图1为现有技术提供的一种三电平拓扑的单相电路示意图；
[0040]图2为本申请实施例提供的一种三电平半导体模块的电路示意图；
[0041]图3为本申请另一实施例提供的一种外壳不意图；
[0042]图4为本申请另一实施例提供的一种萱层铜排不意图；
[0043]图5为本申请另一实施例提供的一种相单兀电路不意图；
[0044]图6为本申请另一实施例提供的一种变换器结构图。
【具体实施方式】
[0045]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0046]本发明提供了一种三电平半导体模块，以解决现有技术结构复杂及成本高的问题。
[0047]具体的，所述三电平半导体模块包括:均采用PrimePack3封装形式的第一模块及第二模块；其中，所述第一模块包括:上桥臂电路及容纳所述上桥臂电路的第一外壳；所述第二模块包括:下桥臂电路及容纳所述下桥臂电路的第二外壳；其中:
[0048]如图2所示，上桥臂电路101包括:第一钳位二极管D1、第一开关管Ql及第二开关管Q2 ;第一钳位二极管Dl的阴极分别与第一开关管Ql的发射极以及第二开关管Q2的集电极相连；
[0049]下桥臂电路102包括:第二钳位二极管D2、第三开关管Q3及第四开关管Q4 ;第二钳位二极管D2的阳极分别与第三开关管Q3的发射极以及第四开关管Q4的集电极相连；
[0050]第二开关管Q2的发射极与第三开关管Q3的集电极相连，连接点为所述三电平半导体模块的交流输入或输出端AC;第一钳位二极管Dl的阳极与第二钳位二极管D2的阴极相连，连接点为所述三电平半导体模块的母线中点M ;第一开关管Ql的集电极为所述三电平半导体模块的母线正极+ ;第四开关管Q4的发射极为所述三电平半导体模块的母线负极_。
[0051]本实施例提供的所述三电平半导体模块，包括采用PrimePack3封装形式的第一模块101及第二模块102 ;每个模块中包括一个钳位二极管和两个开关管，及其外壳；相比现有技术中由两单元组成的三个模块数量少，解决了现有技术结构复杂及成本高的问题。
[0052]优选的，第一开关管Q1、第二开关管Q2、第三开关管Q3及第四开关管Q4均包括逆并联连接的1700V/1000A绝缘栅双极型晶体管和续流二极管；使用1700V/1000A绝缘栅双极型晶体管，使得应用所述三电平半导体模块的变换器的功率能够达到710KW以上，比现有技术中采用的小电压等级、小电流等级的绝缘栅双极型晶体管功率高，本发明实施例能够实现大功率输出，并且较好地控制了体积和成本。
[0053]值得说明的是，在具体的实际应用中，所述第一外壳及第二外壳可以为模制树脂外壳，也可以为其他材质的外壳，此处不做具体限定，使其应用环境而定。
[0054]优选的，如图3所不，所述第一外壳包括:
[0055]设置于所述第一外壳的边角上的螺钉座301 ;
[0056]设置于所述第一外壳顶部中央区域的主电路端子302 ;
[0057]设置于所述第一外壳顶部边缘区域的控制端子303 ;
[0058]控制端子303上设置有7个引脚，其中，所述引脚也即接口端子；图3中标注分别为I引脚、2引脚、3引脚、4引脚、5引脚、6引脚，及7引脚；
[0059]主电路端子302上设置有:
[0060]用于与所述交流输入或输出端相连的8引脚；
[0061]用于与所述母线中点相连的9引脚和11引脚；
[0062]用于与所述母线正极相连的10引脚和12引脚。
[0063]优选的，如图3所示，所述第二外壳包括:
[0064]设置于所述第二外壳的边角上的螺钉座301 ;
[0065]设置于所述第二外壳顶部中央区域的主电路端子302 ;
[0066]设置于所述第二外壳顶部边缘区域的控制端子303 ;
[0067]控制端子303上设置有7个引脚，图3中标注分别为I引脚、2引脚、3引脚、4引脚、5引脚、6引脚，及7引脚;
[0068]主电路端子302上设置有:
[0069]用于与所述交流输入或输出端相连的8引脚；
[0070]用于与所述母线中点相连的9引脚和11引脚；
[0071]用于与所述母线负极相连的10引脚和12引脚。
[0072]螺钉座301设置于所述第二外壳的边角上，用于安置螺钉；主电路端子302设置于所述第二外壳顶部中央区域，用于主电路端子间的连接，其中8引脚与图2中的交流输入或输出端AC相连，9引脚和11引脚与图2中的母线中点M相连，10引脚和12引脚与图2中的母线负极-相连；控制端子303设置于所述第二外壳顶部边缘区域，用于各个控制端子与其他设备间的连接，其中I引脚、2引脚、3引脚、4引脚、5引脚、6引脚，及7引脚均为控制端子。
[0073]本发明另一实施例还提供了一种叠层铜排，应用于上述实施例任一所述的三电平半导体模块，所述叠层铜排如图4所示，包括:
[0074]设置有所述母线中点的连接点M的第一层中点铜排401 ;
[0075]设置有所述母线正极的连接点+的第二层正铜排402 ;
[0076]设置有所述母线负极的连接点-的第二层负铜排403 ;
[0077]设置有所述交流输入或输出端的连接点AC的第二层输入或输出铜排404。
[0078]其中，所述母线中点的连接点M与所述三电平半导体模块的母线中点相连，如与图3中所述第一外壳和所述第二外壳的9引脚与11引脚相连；
[0079]所述母线正极的连接点+与所述三电平半导体模块的母线正极相连，如与图3中所述第一外壳的10引脚与12引脚相连；
[0080]所述母线负极的连接点-与所述三电平半导体模块的母线负极相连，如与图3中所述第二外壳的10引脚与12引脚相连；
[0081]所述交流输入或输出端的连接点AC与所述三电平半导体模块的交流输入或输出端相连，如与图3中所述第一外壳和所述第二外壳的8引脚相连。
[0082]优选的，第二层正铜排402、第二层负铜排403和第二层输入或输出铜排404位于同一平面，并分别通过绝缘膜彼此隔离。
[0083]优选的，第一层中点铜排401、第二层正铜排402、第二层负铜排403及第二层输入或输出铜排404通过绝缘膜隔离后压合在一起。
[0084]优选的，如图4所示，所述叠层铜排为L形，第一层中点铜排401为左右对称L形；第二层正铜排402与第二层负铜排403均为L形且形状对称，第二层输入或输出铜排404为左右对称形状。
[0085]优选的，如图4和图5所示，所述叠层铜排中伸出母线中点连接端501、母线正极连接端502和母线负极连接端503的一面用于连接电容，所述叠层铜排中伸出所述交流输入或输出端的连接端504的另一面用于连接所述三电平半导体模块。
[0086]如图5所示，所述第二层正铜排、所述第二层负铜排和所述第二层输入或输出铜排位于同一平面，并分别通过绝缘膜彼此隔离；所述第一层中点铜排、所述第二层正铜排、所述第二层负铜排及所述第二层输入或输出铜排通过绝缘膜隔离后压合在一起；所述第一模块和所述第二模块并排放置，所述第一模块及所述第二模块的交流输入或输出端、母线中点分别通过所述叠层铜排连在一起，左边的所述第一模块的母线正极和所述叠层铜排的所述第二层正铜排连在一起，右边的所述第二模块的母线负极和所述叠层铜排的所述第二层负铜排连在一起。
[0087]所述叠层铜排设计成L型，所述叠层铜排的垂直面和水平面分别与所述电容及所述三电平半导体模块相连，可以使整机的结构设计节省体积。左边的三个所述电容连接在所述母线正极的连接点和所述母线中点的连接点之间。右边的三个电容连接在所述母线中点的连接点和所述母线负极的连接点之间。
[0088]本发明另一实施例还提供例一种相单元电路，如图5所示，包括电容、上述任一实施例所述的三电平半导体模块及上述实施例任一项所述的叠层铜排，所述叠层铜排与所述电容、所述三电平半导体模块相连接。
[0089]所述第一层中点铜排、所述第二层正铜排、所述第二层负铜排及所述第二层输入或输出铜排通过绝缘膜隔离后压合在一起，使得所述叠层铜排的左边上设置有所述母线中点的连接点及所述母线正极的连接点，所述叠层铜排的右边上设置有所述母线中点的连接点及所述母线负极的连接点。
[0090]所述第一模块和所述第二模块并排放置，所述第一模块安装在所述叠层铜排的左边下方，所述第二模块安装在所述叠层铜排的右边下方，使得所述第一模块的母线中点与所述叠层铜排左边的所述母线中点的连接点连在一起，所述第一模块的母线正极与所述叠层铜排的所述母线正极的连接点连在一起，所述第一模块的交流输入或输出端与所述叠层铜排左边的所述交流输入或输出端的连接点连在一起，所述第二模块的母线中点与所述叠层铜排右边的所述母线中点的连接点连在一起，所述第二模块的母线负极与所述叠层铜排的所述母线负极的连接点连在一起，所述第二模块的交流输入或输出端与所述叠层铜排右边的所述交流输入或输出端的连接点连在一起。
[0091]具体的原理与上述实施例相同，此处不再--赘述。
[0092]在具体的实际应用中，所述电容可以为薄膜电容或者电解电容，此处不做具体限定，视其应用环境而定。
[0093]本发明另一实施例还提供例一种变换器，如图6所示，包括三个上述实施例所述的相单元电路，以及一个三层铜排；所述三层铜排的一层与所述三个相单元电路的第二层正铜排相连，所述三层铜排的另一层与所述三个相单元电路的第一层中点铜排相连，所述三层铜排的第三层与所述三个相单元电路的第二层负铜排相连。
[0094]具体的，所述三层铜排的一层与所述第二层正铜排的所述母线正极连接端相连，所述三层铜排的另一层与所述第一层中点铜排的所述母线中点连接端相连，所述三层铜排的第三层与所述第二层负铜排的所述母线负极连接端相连。
[0095]所述变换器可以做DC-AC逆变器，此时所述交流输入或输出端的连接端接负载输出三相交流电；或者所述变换器也可以做AC-DC的PWM整流器，此时所述交流输入或输出端的连接端接三相输入电网。
[0096]本发明中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。
[0097]以上仅是本发明的优选实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【权利要求】
1.一种三电平半导体模块，其特征在于，包括:均采用封装形式的第一模块及第二模块；其中，所述第一模块包括:上桥臂电路及容纳所述上桥臂电路的第一外壳；所述第二模块包括:下桥臂电路及容纳所述下桥臂电路的第二外壳；其中: 所述上桥臂电路包括:第一钳位二极管、第一开关管及第二开关管；所述第一钳位二极管的阴极分别与所述第一开关管的发射极以及所述第二开关管的集电极相连； 所述下桥臂电路包括:第二钳位二极管、第三开关管及第四开关管；所述第二钳位二极管的阳极分别与所述第三开关管的发射极以及所述第四开关管的集电极相连； 所述第二开关管的发射极与所述第三开关管的集电极相连，连接点为所述三电平半导体模块的交流输入或输出端；所述第一钳位二极管的阳极与所述第二钳位二极管的阴极相连，连接点为所述三电平半导体模块的母线中点；所述第一开关管的集电极为所述三电平半导体模块的母线正极；所述第四开关管的发射极为所述三电平半导体模块的母线负极。
2.根据权利要求1所述的三电平半导体模块，其特征在于，所述第一开关管、所述第二开关管、所述第三开关管及所述第四开关管均包括逆并联连接的17007/1000八绝缘栅双极型晶体管和续流二极管。
3.根据权利要求1或2所述的三电平半导体模块，其特征在于，所述第一外壳包括: 设置于所述第一外壳的边角上的螺钉座； 设置于所述第一外壳顶部中央区域的主电路端子； 设置于所述第一外壳顶部边缘区域的控制端子； 所述主电路端子上设置有: 用于与所述交流输入或输出端相连的8引脚； 用于与所述母线中点相连的9引脚和11引脚； 用于与所述母线正极相连的10引脚和12引脚。
4.根据权利要求1或2所述的三电平半导体模块，其特征在于，所述第二外壳包括: 设置于所述第二外壳的边角上的螺钉座； 设置于所述第二外壳顶部中央区域的主电路端子； 设置于所述第二外壳顶部边缘区域的控制端子； 所述主电路端子上设置有: 用于与所述交流输入或输出端相连的8引脚； 用于与所述母线中点相连的9引脚和11引脚； 用于与所述母线负极相连的10引脚和12引脚。
5.一种叠层铜排，其特征在于，所述叠层铜排应用于权利要求1至4任一项所述的三电平半导体模块，所述叠层铜排包括: 设置有所述母线中点的连接点、用于与所述三电平半导体模块的母线中点相连的第一层中点铜排； 设置有所述母线正极的连接点、用于与所述三电平半导体模块的母线正极相连的第二层正铜排； 设置有所述母线负极的连接点、用于与所述三电平半导体模块的母线负极相连的第二层负铜排； 设置有所述交流输入或输出端的连接点、用于与所述三电平半导体模块的交流输入或输出端相连的第二层输入或输出铜排。
6.根据权利要求5所述的叠层铜排，其特征在于，所述第二层正铜排、所述第二层负铜排和所述第二层输入或输出铜排位于同一平面，并分别通过绝缘膜彼此隔离。
7.根据权利要求5所述的叠层铜排，其特征在于，所述第一层中点铜排、所述第二层正铜排、所述第二层负铜排及所述第二层输入或输出铜排通过绝缘膜隔离后压合在一起。
8.根据权利要求5所述的叠层铜牌，其特征在于，所述叠层铜排为L形，所述第一层中点铜排为左右对称L形；所述第二层正铜排与所述第二层负铜排均为L形且形状对称，所述第二层输入或输出铜排为左右对称形状。
9.根据权利要求5至8任一所述的叠层铜牌，其特征在于，所述叠层铜排中伸出母线中点连接端、母线正极连接端和母线负极连接端的一面用于连接电容，所述叠层铜排中伸出所述交流输入或输出端的连接端的另一面用于连接所述三电平半导体模块。
10.一种相单元电路，其特征在于，包括电容、权利要求1至4任一项所述的三电平半导体模块及权利要求5至9任一项所述的叠层铜排，所述叠层铜排与所述电容、所述三电平半导体模块相连接。
11.一种变换器，其特征在于，包括三个权利要求10所述的相单元电路，以及一个三层铜排；所述三层铜排的一层与所述三个相单元电路的第二层正铜排相连，所述三层铜排的另一层与所述三个相单元电路的第一层中点铜排相连，所述三层铜排的第三层与所述三个相单元电路的第二层负铜排相连。
【文档编号】H02M7/00GK104506052SQ201410827444
【公开日】2015年4月8日 申请日期:2014年12月25日 优先权日:2014年12月25日
【发明者】申大力 申请人:深圳市英威腾电气股份有限公司