使用数字同步逻辑控制电路的DCDC变换器的制作方法

本实用新型涉及电子电路，尤其涉及使用数字同步逻辑控制电路的DCDC变换器。

背景技术：

供电是电路系统中最基本的功能。现今的电源管理芯片主要有线性稳压器和DCDC变换器。而在便携设备中由于需要高效转换电池的电能，DCDC变换器就比线性稳压器有了更大的优势。由于能提供更安全和更大的带载能力，使用多组DCDC变换器同步输出供电成为电源管理芯片的重要发展方向。现有的DCDC变换器在同步功能上电路架构都比较复杂，需要通过外接外部的同步电路才行，实现形式较为复杂，这就导致无法实现更高的集成度和更小的芯片面积。

技术实现要素：

为解决前述问题，本实用新型提出一种集成度更高的使用数字同步逻辑控制电路的DCDC变换器。

为达到前述目的，本实用新型采用如下技术方案：使用数字同步逻辑控制电路的DCDC变换器，其特征在于，接收外部的第一时钟信号；包括用于产生第二时钟信号的振荡器模块及接收所述第一时钟信号及第二时钟信号的同步与时钟控制模块；

当所述第一时钟信号存在时，所述同步与时钟控制模块输出所述第一时钟信号，当所述第一时钟信号不存在时，所述同步与时钟控制模块输出所述第二时钟信号；

还包括接收所述第一时钟信号或第二时钟信号并输出的时钟缓冲模块。

本实用新型的第一优选方案为：所述同步与时钟控制模块包括第一与门、第二与门、第三与门、第四与门、第一延迟触发器、第二延迟触发器、第三延迟触发器、第四延迟触发器、反向器、或门、选择开关，所述选择开关接收所述第一时钟信号及第二时钟信号，

所述第一与门的第一输入端接收所述第一时钟信号，所述第一与门的第二输入端接收复位信号，所述第二与门的第一输入端接收复位信号，所述第二与门的第二输入端接收所述第二时钟信号；所述第一与门的输出端连接第一延迟触发器及第二延迟触发器的复位引脚，所述第一与门的输出端通过所述反向器连接所述第三延迟触发器及第四延迟触发器的复位引脚；所述第二与门的输出端连接第一延迟触发器及第三延迟触发器的时钟输入引脚；

所述第一延迟触发器D端及Q非端连接所述第二延迟触发器的时钟输入引脚，所述第一延迟触发器的Q端连接第三与门的第一输入端；所述第二延迟触发器的D端连接其Q非端，所述第二延迟触发器的Q端连接第三与门的第二输入端；

所述第三延迟触发器D端及Q非端连接所述第四延迟触发器的时钟输入引脚，所述第三延迟触发器的Q端连接第四与门的第一输入端；所述第四延迟触发器的D端连接其Q非端，所述第四延迟触发器的Q端连接第四与门的第二输入端；

所述第三与门的输出端连接所述或门的第一输入端，所述第四与门的输出端连接所述或门的第二输入端，所述或门与所述选择开关连接，当所述或门输出为高电平时，所述选择开关输出所述第一时钟信号，当所述或门输出为低电平时，所述选择开关输出所述第二时钟信号。

本实用新型的第二优选方案为：所述振荡器模块通过除2与复位模块与所述同步与时钟控制模块连接。

本实用新型的第三优选方案为：还包括至少一个功率管，所述功率管的漏极连接电压输出引脚、源极接地、栅极接所述时钟缓冲模块的输出端。

本实用新型的第四优选方案为：还包括与所述同步与时钟控制模块及振荡器模块连接的过温保护模块。

本实用新型具备如下技术效果：本DCDC变换器结构不用外接外部同步电路也能实现多组DCDC变换器的同步逻辑功能，提高了芯片的集成度和使用的方便性。

本实用新型的这些特点和优点将会在下面的具体实施方式、附图中详细的揭露。

【附图说明】

下面结合附图对本实用新型做进一步的说明：

图1为本实用新型实施例1的DCDC变换器的原理框图。

图2为本实用新型实施例1的主芯片和从芯片的连接示意图。

图3为本实用新型实施例1的同步与时钟控制模块的部分电路图。

【具体实施方式】

下面结合本实用新型实施例的附图对本实用新型实施例的技术方案进行解释和说明，但下述实施例仅为本实用新型的优选实施例，并非全部。基于实施方式中的实施例，本领域技术人员在没有做出创造性劳动的前提下所获得其他实施例，都属于本实用新型的保护范围。

实施例1。

参看图1及图3，一种使用数字同步逻辑控制电路的DCDC变换器，以下简称DCDC变换器，接收外部主芯片的第一时钟信号Fin；包括用于产生第二时钟信号Fosc的振荡器模块及接收第一时钟信号Fin及第二时钟信号Fosc的同步与时钟控制模块，第二时钟信号Fosc在振荡器模块的输出端时的频率为800kHz，振荡器模块通过除2与复位模块与同步与时钟控制模块连接，除2与复位模块把800kHz的第二时钟信号分频为400kHz的第二时钟信号，并发送给同步与时钟控制模块。

当第一时钟信号Fin存在时，同步与时钟控制模块输出第一时钟信号Fin，当第一时钟信号Fin不存在时，同步与时钟控制模块输出第二时钟信号Fosc；前述DCDC变换器还包括接收第一时钟信号Fin或第二时钟信号Fosc并输出的时钟缓冲模块。

同步与时钟控制模块包括第一与门AND1、第二与门AND2、第三与门AND3、第四与门AND4、第一延迟触发器DFF1、第二延迟触发器DFF2、第三延迟触发器DFF3、第四延迟触发器DFF4、反向器INV、或门OR、选择开关，选择开关接收第一时钟信号Fin及第二时钟信号Fosc。

第一与门AND1的第一输入端接收第一时钟信号Fin，第一与门AND2的第二输入端接收复位信号Rt，第二与门AND2的第一输入端接收复位信号Rt，第二与门AND2的第二输入端接收第二时钟信号Fosc；第一与门AND1的输出端连接第一延迟触发器DFF1及第二延迟触发器DFF2的复位引脚Reset，第一与门AND1的输出端通过反向器INV连接第三延迟触发器DFF3及第四延迟触发器DFF4的复位引脚Reset；第二与门AND2的输出端连接第一延迟触发器DFF1及第三延迟触发器DFF3的时钟输入引脚CLK。

第一延迟触发器DFF1的D端及Q非端连接第二延迟触发器DFF2的时钟输入引脚CLK，第一延迟触发器DFF1的Q端连接第三与门AND3的第一输入端；第二延迟触发器DFF2的D端连接其Q非端，第二延迟触发器DFF2的Q端连接第三与门AND3的第二输入端。

第三延迟触发器DFF3的D端及Q非端连接第四延迟触发器DFF4的时钟输入引脚CLK，第三延迟触发器DFF3的Q端连接第四与门AND4的第一输入端；第四延迟触发器DFF4的D端连接其Q非端，第四延迟触发器DFF4的Q端连接第四与门AND4的第二输入端。

第三与门AND3的输出端连接或门OR的第一输入端，第四与门AND4的输出端连接或门OR的第二输入端，或门OR与选择开关连接，当或门OR输出CHO为高电平时，选择开关输出第一时钟信号Fin，当所述或门OR输出CHO为低电平时，所述选择开关输出所述第二时钟信号Fosc。

前述DCDC变换器还包括两个功率管LDMOS，所述功率管LDMOS的漏极连接电压输出引脚(Vd1、Vd2)、源极接地、栅极接所述时钟缓冲模块的输出端。

前述DCDC变换器还包括与所述同步与时钟控制模块及振荡器模块连接的过温保护模块。当芯片本身温度过高时，关断所述振荡器模块及同步与时钟控制模块。

前述DCDC变换器还包括与同步与时钟控制模块及除2与复位模块连接的双向逻辑模块，所述双向逻辑模块与DCDC变换器的时钟输入输出信号端CkIn/Out连接，用于向外输出振荡器模块产生的第二时钟信号Fosc或接收外部的第一时钟信号Fin并传递给同步与时钟控制模块。

前述DCDC变换器的sync引脚连接同步与时钟控制模块和双向逻辑模块，当sync为低电平时，双向逻辑模块向时钟输入输出信号端CkIn/Out输出第二时钟信号Fosc，同步与时钟控制模块输出第二时钟信号Fosc，此时该DCDC变换器为主芯片；当sync为高电平时，双向逻辑模块向同步与时钟控制模块输出第一时钟信号Fin，同步与时钟控制模块向外输出第一时钟信号Fin，此时该DCDC变换器为从芯片。

参看图2。主芯片为可以为普通的DCDC变换器，也可以为使用数字同步逻辑控制电路的DCDC变换器。从芯片为使用数字同步逻辑控制电路的DCDC变换器。

需要同步时，将从芯片的同步数字信号Sync接高电平(5V)，主芯片的第一时钟信号从时钟输入输出信号端CkIn/Out进入到从芯片的时钟输入输出信号端CkIn/Out，通过同步与时钟控制模块来控制从芯片，使从芯片控制输出功率管LDMOS的时钟与主master芯片的控制输出功率管LDMOS的时钟同步。

前述多个延迟触发器皆为D类型触发器。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，熟悉该本领域的技术人员应该明白本实用新型包括但不限于附图和上面具体实施方式中描述的内容。任何不偏离本实用新型的功能和结构原理的修改都将包括在权利要求书的范围中。