一种导通时间可调的控制电路的制作方法

本发明属于电子电路技术领域，特别涉及一种导通时间可调的控制电路。

背景技术：

功率开关电路中，功率开关管源漏电压或者电流通常会出现毛刺或震荡，从而导致功率开关管的误开启、误关断，造成所设计系统的不稳定及可靠性差，为了解决该问题，在驱动ic中通常采用导通时间调整电路，从而来减小毛刺和震荡。传统的做法是在电路中采用调整驱动输出端的栅电阻或者采用固定时间的方法，由于外接电阻与温度的变化比较大，故调整栅电阻的方法也会带来不可控的问题，同时由于驱动ic驱动不同型号的功率开关管，因此固定时间的方法会带来普适性的问题。

基于此，设计一种导通时间可调的控制电路用于功率开关电路，使其可以实时调整导通时间来避免功率开关管的误开启和误关断，对保证电路正常工作、系统稳定性具有重要意义。

技术实现要素：

本发明的目的，就是针对上述问题，提出一种导通时间控制电路，并且根据电路的应用要求调整开关管导通时间，以精确控制开关电源中开关管的导通和关断。

本发明的技术方案为：

一种导通时间可调的控制电路，包括导通时间调整模块、计时模块、第一反相器、第二反相器、第一迟滞比较器、第二迟滞比较器、rs触发器和计数器，

所述导通时间调整模块的输入端作为所述控制电路的导通时间控制端，其使能端连接使能信号en，其输出端连接第一迟滞比较器的正输入端；

所述第一反相器的输入端连接使能信号en，其输出端连接所述计时模块的使能端，其输出端连接所述第一迟滞比较器的负输入端和第二迟滞比较器的正输入端，第一迟滞比较器的使能端连接使能信号en，其输出端连接rs触发器的r输入端；

第二迟滞比较器的负输入端连接第一基准电压vref1，其输出端连接rs触发器的s输入端，rs触发器的清零端连接使能信号en，其q输出端连接计时模块的控制端，其qb输出端连接第二反相器的输入端，计数器的输入端连接第二反相器的输出端，其输出端作为所述控制电路的输出端；

所述导通时间调整模块包括第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第一电容c1、第一电流源i1、第二电流源i2、第三迟滞比较器和数据选择器，

第一电阻r1一端作为所述导通时间调整模块的输入端，另一端连接第一电流源i1、第三迟滞比较器的负输入端和数据选择器的第一数据输入端并通过第二电阻r2后接地；第三迟滞比较器的正输入端连接第二基准电压vref2，其使能端连接使能信号en，其输出端连接数据选择器的地址输入端；数据选择器的第二数据输入端连接第二电流源i2并通过第三电阻r3后接地，其输出端连接第四电阻r4的一端，第四电阻r4的另一端作为所述导通时间调整模块的输出端并通过第一电容c1接地。

具体的，所述计时模块包括第一nmos管nm1、第二nmos管nm2、第三nmos管nm3、第四nmos管nm4、第一pmos管pm1、第二pmos管pm2、第三pmos管pm3、第三电流源i3、第三反相器和第二电容c2，

第一nmos管nm1的栅漏短接并连接第三电流源i3、第二nmos管nm2和第三nmos管nm3的栅极以及第四nmos管nm4的漏极，第四nmos管nm4的栅极作为所述计时模块的控制端；第一pmos管pm1的栅漏短接并连接第二nmos管nm2和第三pmos管pm3的漏极以及第二pmos管pm2的栅极；第三反相器的输入端作为所述计时模块的控制端，其输出端连接第三pmos管pm3的栅极；第二pmos管pm2和第三nmos管nm3的漏极互连并作为所述计时模块的输出端，第二电容c2接在所述计时模块的输出端和地之间；第一pmos管pm1、第二pmos管pm2和第三pmos管pm3的源极接电源电压，第一nmos管nm1、第二nmos管nm2、第三nmos管nm3和第四nmos管nm4的源极接地。

具体的，当不需要对导通时间进行调整时所述控制电路的导通时间控制端悬空；当需要对导通时间进行调整时所述控制电路的导通时间控制端外接电阻。

本发明的工作原理为：

计时模块输出不同电压值给第一迟滞比较器的负输入端和第二迟滞比较器的正输入端，使第一迟滞比较器和第二迟滞比较器的输出端，即rs触发器的r输入端、s输入端按不同组合方式控制rs触发器，rs触发器一方面通过qb输出端输出的信号控制计数器工作，输出控制电路的输出信号ot_out，另一方面通过q输出端输出的信号反馈回计时模块来控制计时模块的电压变化。

当使能信号en为高时，计时模块开始工作，输出电压v2不断增大，当v2小于导通时间调整模块的输出电压v1且小于第一基准电压vref1时，rs触发器置0，计数器不工作，反馈到计时模块使其输出电压v2继续增大；随着计时模块输出电压v2不断增大，当v2大于第一基准电压vref1且小于v1时，状态不变；当电压增加到v2大于v1时，rs触发器置1，计数器工作，反馈到计时模块使其输出电压减小；当v2小于v1且大于第一基准电压vref1时，rs触发器状态维持不变；当v2小于vref1时，rs触发器重新置0。按照这种方式不断循环，当计数器计满时间时，控制电路的输出端ot_out输出高电平，表明达到导通时间。

导通时间调整模块的输出电压v1通过控制第一迟滞比较器的正输入端电压来改变导通时间。当控制电路的导通时间控制端ot悬空时，第三迟滞比较器的负输入端电压为v4(即第二电阻r2上的压降)，其输出为低，数据选择器的输出为第二输入端的电压v3，经滤波电路后输出电压v1；当控制电路的导通时间控制端ot外接电阻r时，第三迟滞比较器的负输入端电压为v4'(即(r+r1)∥r2的电压)，其输出为高，数据选择器的输出为第一输入端的电压v4'，经滤波电路后输出电压v1'。本发明提供的控制电路能够自动检测导通时间控制端ot是否外接电阻，从而判断是否需要对内置的导通时间进行调整，若没有外接电阻，则采用默认的导通时间。

所述控制电路的输出端通过驱动电路后连接开关管的栅极，通过驱动电路控制开关管的栅极，从而达到精确控制开关电源中开关管的导通和关断的目的。

本发明的有益效果为：本发明利用导通时间控制模块来改变导通时间，同时将rs触发器的q输出端反馈到计时模块用于控制计时，屏蔽了噪声对mos管开关的影响，防止mos管误关断，使电路正常工作；另外本发明增加了计数器，满足了电路对时间的要求。

附图说明

图1是本发明提供的一种导通时间可调的控制电路的原理图；

图2是本发明中导通时间调整模块的结构示意图；

图3是实施例中计时模块的结构示意图。

具体实施方式

下面结合附图详细描述本发明的技术方案：

如图1所示为本发明提供的一种导通时间可调的控制电路的原理图，包括导通时间调整模块、计时模块、第一反相器、第二反相器、第一迟滞比较器、第二迟滞比较器、rs触发器和计数器，所述导通时间调整模块的输入端作为所述控制电路的导通时间控制端，其使能端连接使能信号en，其输出端连接第一迟滞比较器的正输入端；所述第一反相器的输入端连接使能信号en，其输出端连接所述计时模块的使能端，其输出端连接所述第一迟滞比较器的负输入端和第二迟滞比较器的正输入端，第一迟滞比较器的使能端连接使能信号en，其输出端连接rs触发器的r输入端；第二迟滞比较器的负输入端连接第一基准电压vref1，其输出端连接rs触发器的s输入端，rs触发器的清零端连接使能信号en，其q输出端连接计时模块的控制端，其qb输出端连接第二反相器的输入端，计数器的输入端连接第二反相器的输出端，其输出端作为所述控制电路的输出端。

如图2所示是本发明中的导通时间调整模块的结构示意图，包括第一电阻r1、第二电阻r2、第三电阻r3、第四电阻r4、第一电容c1、第一电流源i1、第二电流源i2、第三迟滞比较器和数据选择器，第一电阻r1一端作为所述导通时间调整模块的输入端，另一端连接第一电流源i1、第三迟滞比较器的负输入端和数据选择器的第一数据输入端并通过第二电阻r2后接地；第三迟滞比较器的正输入端连接第二基准电压vref2，其使能端连接使能信号en，其输出端连接数据选择器的地址输入端；数据选择器的第二数据输入端连接第二电流源i2并通过第三电阻r3后接地，其输出端连接第四电阻r4的一端，第四电阻r4的另一端作为所述导通时间调整模块的输出端并通过第一电容c1接地。

如图3所示是实施例中的计时模块的结构示意图，计时模块包括第一nmos管nm1、第二nmos管nm2、第三nmos管nm3、第四nmos管nm4、第一pmos管pm1、第二pmos管pm2、第三pmos管pm3、第三电流源i3、第三反相器和第二电容c2，第一nmos管nm1的栅漏短接并连接第三电流源i3、第二nmos管nm2和第三nmos管nm3的栅极以及第四nmos管nm4的漏极，第四nmos管nm4的栅极作为所述计时模块的控制端；第一pmos管pm1的栅漏短接并连接第二nmos管nm2和第三pmos管pm3的漏极以及第二pmos管pm2的栅极；第三反相器的输入端作为所述计时模块的控制端，其输出端连接第三pmos管pm3的栅极；第二pmos管pm2和第三nmos管nm3的漏极互连并作为所述计时模块的输出端，第二电容c2接在所述计时模块的输出端和地之间；第一pmos管pm1、第二pmos管pm2和第三pmos管pm3的源极接电源电压，第一nmos管nm1、第二nmos管nm2、第三nmos管nm3和第四nmos管nm4的源极接地。

本实施例中计时模块的具体工作原理为：计时模块利用第二电容c2充放电时的电压变化给第一迟滞比较器和第二迟滞比较器输入不同的电压，使其输出端，即rs触发器的r输入端、s输入端按不同组合方式控制rs触发器，rs触发器一方面通过qb输出端输出的信号控制计数器工作，输出控制电路的输出信号ot_out，另一方面通过q输出端输出的信号反馈回计时模块来控制第二点电容c2充放电状态。当使能信号en为高时，使能信号en的反向信号enb为低，计时模块开始工作，为第二电容c2充电，第二电容c2上的电压v2不断增大，当v2小于v1且小于第一基准电压vref1时，rs触发器置0，计数器不工作，反馈到计时模块中的第三pmos管pm3关断，第一pmos管pm1和第二pmos管pm2构成的pmos电流镜继续给第二电容c2充电；随着电压v2不断增大，当v2大于第一基准电压vref1且小于v1时，状态不变；当电压增加到v2大于v1时，rs触发器置1，计数器工作，反馈到计时模块中的第三pmos管pm3导通，第一pmos管pm1和第二pmos管pm2构成的pmos电流镜停止对第二电容c2充电，第二电容c2通过nmos电流镜放电，电容电压v2开始降低；当v2小于v1且大于第一基准电压vref1时，rs触发器状态维持不变；当v2小于vref1时，rs触发器重新置0。按照这种方式不断循环，当计数器计满时间时，控制电路的输出端ot_out输出高电平，表明达到导通时间。

本领域的普通技术人员可以根据本发明公开的这些技术启示做出各种不脱离本发明实质的其它各种具体变形和组合，这些变形和组合仍然在本发明的保护范围内。