用于GaN功率集成模块的欠压封锁电路的制作方法

本发明属于电子电路设计领域，更具体地，涉及一种应用于GaN功率模块中HEMT器件栅极驱动和保护的欠压封锁电路。

背景技术：

以硅材料为基础的传统电力电子功率器件已逐步逼近其理论极限，难以满足电力电子技术高频化和高功率密度化的发展需求。与传统的Si器件相比， GaN器件展现了其在导通电阻和栅极电荷上的优势，可以使功率转换器实现更小体积、更高频率及更高效率，从而在汽车、通信、工业等领域中具有广阔的应用前景。开关频率的提高，不仅能有效地减小系统电路中电容、电感及变压器的尺寸，而且还可以抑制干扰、减小纹波、改善电源系统单位增益带宽从而提高其动态响应性能。而高速的栅极驱动电路用于驱动GaN功率器件，使得整个功率转换器达到高效率且减小电路面积，节省成本。

图1示出了功率模块中最常用的典型GaN半桥驱动电路框图。如图1所示，典型的GaN半桥驱动电路分为高端和低端两路通道，采用自举升压的方式，两路低压输入通道。在低端功率GaN器件导通期间，开关节点(SW)被下拉至地，此时VDD通过自举二极管给自举电容充电使得自举电容两端电压差接近VDD。当下端管关闭时，高端输入信号将高端管开启，开关节点电压上升至VIN，即VSW上升至VIN。由于自举电容两端电压不变，故自举电压轨HB 被自举到VSW+VDD。高端电路始终保持VHB–VSW≈VDD。而HB被自举电容自举时，自举二极管的阴极电压为高电位，高于阳极电压VDD，因此自举二极管反偏截止。

GaN功率器件中目前广为应用的为GaN FETs，其与Si MOSFET相比主要有以下特点：在同样的耐压下导通电阻和器件体积小；开关速度快；电流密度大，功率密度高。GaN FETs的这些特点保证了GaN FETs在未来功率电子应用领域具有非常广阔的前景与市场。但是也存在一些需要特别注意的因素：阈值电压低；栅源电压上限VGS(MAX)低；可反向导通。上述需特别考虑的因素在驱动GaN器件时会带来一些问题，导致目前传统的用于MOS功率器件的驱动电路并不适用于GaN功率器件。由于GaN FETs的工作频率经常处于MHz 级别，GaN FETs的可靠性保护将变得异常重要，其中电压过高或者过低带来的可靠性问题是一个重要有限因素，因此很有必要提供一种新型欠压封锁电路，保证GaN FETs的工作特性处于安庆区。

技术实现要素：

本实用新型的目的是克服现有GaN功率器件使用时电压不稳定带来的可靠性问题，具体涉及一种应用于GaN功率模块中HEMT器件栅极驱动和保护的欠压封锁电路。

本实用新型的目的可以通过以下技术方案实现：

一种用于GaN功率集成模块的欠压封锁电路，其特征是：包括3个电压检测电阻、1个偏置电阻、1个电压钳位二极管、1个滤波电容C1、8个NMOS 管和8个PMOS管；

所述用于GaN功率集成模块的欠压封锁电路的连接关系为：第一电压检测电阻R1的上端接高侧电压VCC，第一电压检测电阻R1的下端接第二电压检测电阻R2的上端、滤波电容C1的上端和第一NMOS管M1的栅端；第二电压检测电阻R2的下端接第三电压检测电阻R3的上端和第十六NMOS管M16的漏端；第三电压检测电阻R3和滤波电容C1的下端均接低侧电压COM；第一NMOS 管M1的漏端连接到第三PMOS管M3的漏端和栅端，还连接到第四PMOS管的 M4的栅端；第一NMOS管M1的源端连接到第二NMOS管M2的源端；第二NMOS 管M2的栅端连接到钳位二极管DZ1的正端和第六PMOS管M6的漏端，第二NMOS 管M2的漏端连接到第四PMOS管的M4的漏端和第九PMOS管M9的栅端；第五 NMOS管M5的漏端连接到第一NMOS管M1的源端和第二NMOS管M2的源端，第五NMOS管M5的栅端连接到第十NMOS管M10的和第十一NMOS管M11的栅端，第五NMOS管M5的栅端还连接到第十NMOS管M10的漏端和第八PMOS管M8的漏端；第六PMOS管M6的栅端连接到第七PMOS管M7的栅端和漏端，以及偏置电阻R4的上端；第六PMOS管M6的栅端还连接到第八PMOS管M8的栅端；第十一NMOS管M11的漏端连接到第九PMOS管M9的漏端，还连接到第十三NMOS 管M13和第十二PMOS管M12的栅端；第十三NMOS管M13和第十二PMOS管M12 的漏端相连，还连接到第十五NMOS管M15和第十四PMOS管M14的栅端；第十五NMOS管M15和第十四PMOS管M14的漏端相连，还连接到第十六NMOS管 M16的栅端；除第一NMOS管M1的源端和第二NMOS管M2之外的其他NMOS管的源端均连接到低侧电压COM，所有NMOS管的衬底端均连接到低侧电压COM，所有PMOS管的源端均连接到高侧电压VCC，所有PMOS管的衬底端均连接到高侧电压VCC。

一种用于GaN功率集成模块的欠压封锁电路，其特征是：R4、DZ1、M1、 M2、M3、M4、M5、M6、M7、M8、M9、M10和M11构成的电路为一个迟滞电压比较器，比较器的负端为M1的栅端电压，比较器的正端电压为参考电压。

本实用新型的优点是：自动检测驱动电压高低，当电压过低时自动关断 GaN FETs器件，并且可以滤除高侧和低侧电源电压上出现的尖峰毛刺信号的干扰，保证GaN FETs的工作特性处于安全区。

附图说明

图1示出了根据现有技术的典型的GaN半桥驱动电路框图；

图2为本实用新型用于GaN功率集成模块的欠压封锁电路的原理图；

图3为本实用新型欠压封锁电路的瞬态仿真图。

具体实施方式

下面结合附图和实例对本实用新型进行进一步详细的说明。

如图2所示，一种用于GaN功率集成模块的欠压封锁电路，包括3个电压检测电阻、1个偏置电阻、1个电压钳位二极管、1个滤波电容C1、8个NMOS 管和8个PMOS管。

图2所示电路的连接关系为：第一电压检测电阻R1的上端接高侧电压 VCC，第一电压检测电阻R1的下端接第二电压检测电阻R2的上端、滤波电容 C1的上端和第一NMOS管M1的栅端；第二电压检测电阻R2的下端接第三电压检测电阻R3的上端和第十六NMOS管M16的漏端；第三电压检测电阻R3和滤波电容C1的下端均接低侧电压COM；第一NMOS管M1的漏端连接到第三PMOS 管M3的漏端和栅端，还连接到第四PMOS管的M4的栅端；第一NMOS管M1的源端连接到第二NMOS管M2的源端；第二NMOS管M2的栅端连接到钳位二极管DZ1的正端和第六PMOS管M6的漏端，第二NMOS管M2的漏端连接到第四 PMOS管的M4的漏端和第九PMOS管M9的栅端；第五NMOS管M5的漏端连接到第一NMOS管M1的源端和第二NMOS管M2的源端，第五NMOS管M5的栅端连接到第十NMOS管M10的和第十一NMOS管M11的栅端，第五NMOS管M5的栅端还连接到第十NMOS管M10的漏端和第八PMOS管M8的漏端；第六PMOS管 M6的栅端连接到第七PMOS管M7的栅端和漏端，以及偏置电阻R4的上端；第六PMOS管M6的栅端还连接到第八PMOS管M8的栅端；第十一NMOS管M11的漏端连接到第九PMOS管M9的漏端，还连接到第十三NMOS管M13和第十二PMOS 管M12的栅端；第十三NMOS管M13和第十二PMOS管M12的漏端相连，还连接到第十五NMOS管M15和第十四PMOS管M14的栅端；第十五NMOS管M15和第十四PMOS管M14的漏端相连，还连接到第十六NMOS管M16的栅端；除第一NMOS管M1的源端和第二NMOS管M2之外的其他NMOS管的源端均连接到低侧电压COM，所有NMOS管的衬底端均连接到低侧电压COM，所有PMOS管的源端均连接到高侧电压VCC，所有PMOS管的衬底端均连接到高侧电压VCC。

图中由R4、DZ1、M1、M2、M3、M4、M5、M6、M7、M8、M9、M10和M11构成的电路为一个迟滞电压比较器，比较器的负端为M1的栅端电压为变化电压 V_，比较器的正端电压为参考电压VREF。M1的栅端连接的滤波电容C1用于滤除高侧和低侧电源电压上出现的尖峰毛刺信号的干扰。高侧和低侧电源电压被电压检测电阻R1，R2和R3实时检测，检测到的电压值V_输入到比较器的负端，与比较器正端的基准电压VREF进行比较。当电源电压正常时，V_比 VREF高，比较器输出低电平，UV_L为高，UV_H为低，M1管关断。当电源电压开始下降时，V_由式(1)决定，达到欠压值V1后，V_比VREF低，比较器输出高电平，UV_L为低，UV_H为高，M1管开启，将R3两端电位拉低，V_ 进一步降低，反馈到比较器后，锁定电路的状态，保持输出不变。当电源电压慢慢恢复时，V_由式(2)决定，达到恢复值V2后，V_比VREF高，比较器输出电压翻转，UV_L为高，UV_H为低，M1管关断，反馈环路切断。

齐纳管DZ1直接钳位得到VREF＝6V，设计V1＝9.1V，V2＝9.6V，滞回值0.5V。图3为欠压封锁电路的输入输出仿真结果，图中可以看出，电源电压VCC正常时，UV_H为低，UV_L为高。当VCC慢慢降低到低于9V后，UV_H从低变高， UV_L从高变低。当VCC慢慢升高到高于9.6V后，UV_H从高变低，UV_L从低变高。从图中数据可以明显看出，电路实现了滞回的功能，滞回值为0.6V。

本领域技术人员可以理解附图只是一个优选实施例的示意图，上述本实用新型实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。